JPH0574965B2 - - Google Patents
Info
- Publication number
- JPH0574965B2 JPH0574965B2 JP59136237A JP13623784A JPH0574965B2 JP H0574965 B2 JPH0574965 B2 JP H0574965B2 JP 59136237 A JP59136237 A JP 59136237A JP 13623784 A JP13623784 A JP 13623784A JP H0574965 B2 JPH0574965 B2 JP H0574965B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- output
- base
- signal
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
- H03K3/288—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit
- H03K3/2885—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit the input circuit having a differential configuration
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、差動アンプの構成を基本構成とす
る論理回路を組合わせてなるクロツク同期型のＲ
−Ｓフリツプフロツプに関する。
る論理回路を組合わせてなるクロツク同期型のＲ
−Ｓフリツプフロツプに関する。
例えば米国特許第3259761号明細書に示すよう
に、トランジスタのエミツタを共通に接続した差
動アンプを基本構成とする論理回路が知られてい
る。この論理回路は、ECL（Emitter Coupled
Logic）と称される。
に、トランジスタのエミツタを共通に接続した差
動アンプを基本構成とする論理回路が知られてい
る。この論理回路は、ECL（Emitter Coupled
Logic）と称される。
このECLのNORゲートを第７図に示すように、
２個用い、一方のNORゲートの一方の入力端子
にセツト入力Ｓを供給し、他方のNORゲートの
一方の入力端子にリセツト入力Ｒを供給し、夫々
のNORゲートの出力を相手方のNORゲートの他
方の入力端子に供給することで、Ｒ−Ｓフリツプ
フロツプを構成することができる。
２個用い、一方のNORゲートの一方の入力端子
にセツト入力Ｓを供給し、他方のNORゲートの
一方の入力端子にリセツト入力Ｒを供給し、夫々
のNORゲートの出力を相手方のNORゲートの他
方の入力端子に供給することで、Ｒ−Ｓフリツプ
フロツプを構成することができる。
第８図は、かかるＲ−Ｓフリツプフロツプを示
すもので、６１，６２，６３は、互いのエミツタ
が共通接続され、定電流源としての抵抗６４に接
続されたトランジスタを示す。トランジスタ６１
のベースに基準電圧Vrが供給され、トランジス
タ６２のベースにセツト入力Ｓが供給される。
すもので、６１，６２，６３は、互いのエミツタ
が共通接続され、定電流源としての抵抗６４に接
続されたトランジスタを示す。トランジスタ６１
のベースに基準電圧Vrが供給され、トランジス
タ６２のベースにセツト入力Ｓが供給される。
トランジスタ６２及び６３のコレクタ同士が接
続され、電源端子６７に抵抗６５を介して接続さ
れると共に、エミツタフオロワ形のトランジスタ
６６を介して出力端子とされる。トランジスタ６
６のエミツタが抵抗６９を介して接地端子６８に
接続されると共に、トランジスタ７３のベースに
接続される。
続され、電源端子６７に抵抗６５を介して接続さ
れると共に、エミツタフオロワ形のトランジスタ
６６を介して出力端子とされる。トランジスタ６
６のエミツタが抵抗６９を介して接地端子６８に
接続されると共に、トランジスタ７３のベースに
接続される。
７１，７２，７３は、互いのエミツタが共通接
続され、定電流源としての抵抗７４に接続された
トランジスタを示す。トランジスタ７１のベース
に基準電圧Vrが供給され、トランジスタ７２の
ベースにリセツト入力Ｒが供給される。
続され、定電流源としての抵抗７４に接続された
トランジスタを示す。トランジスタ７１のベース
に基準電圧Vrが供給され、トランジスタ７２の
ベースにリセツト入力Ｒが供給される。
トランジスタ７２及び７３のコレクタ同士が接
続され、電源端子６７に抵抗７５を介して接続さ
れると共に、エミツタフオロワ形のトランジスタ
７６を介して出力端子とされる。トランジスタ７
６のエミツタが抵抗７９を介して接地端子６８に
接続されると共に、トランジスタ６３のベースに
接続される。
続され、電源端子６７に抵抗７５を介して接続さ
れると共に、エミツタフオロワ形のトランジスタ
７６を介して出力端子とされる。トランジスタ７
６のエミツタが抵抗７９を介して接地端子６８に
接続されると共に、トランジスタ６３のベースに
接続される。
基準電圧Vrは、第９図に示すように、セツト
入力Ｓ及びリセツト入力Ｒ低レベル（以下の説明
でＬと表す）及び高レベル（以下の説明でＨと表
す）間の論理振幅の中央のレベルと一致する関係
とされている。例えばリセツト状態で、出力Ｑが
Ｌ，がＨの時にセツト入力ＳがＨに立ち上がる
と、トランジスタ６２がオンし、トランジスタ７
３のベースに供給されるレベルがＬとなる。この
ため、トランジスタ７１がオンし、トランジスタ
７２，７３がオフする。従つて、出力ＱがＨに立
ち上がり、セツト入力Ｓがその後Ｌになつても、
セツト状態が保持される。
入力Ｓ及びリセツト入力Ｒ低レベル（以下の説明
でＬと表す）及び高レベル（以下の説明でＨと表
す）間の論理振幅の中央のレベルと一致する関係
とされている。例えばリセツト状態で、出力Ｑが
Ｌ，がＨの時にセツト入力ＳがＨに立ち上がる
と、トランジスタ６２がオンし、トランジスタ７
３のベースに供給されるレベルがＬとなる。この
ため、トランジスタ７１がオンし、トランジスタ
７２，７３がオフする。従つて、出力ＱがＨに立
ち上がり、セツト入力Ｓがその後Ｌになつても、
セツト状態が保持される。
上述のECLを用いたＲ−Ｓフリツプフロツプ
は、トランジスタを飽和動作させないので、高速
の動作が可能である。しかし、従来のECL論理
回路は、基準電圧と入力信号とを比較するため、
基準電圧発生回路を必要とする。高速の論理回路
では、各論理回路に流す電流が大きいので、スイ
ツチング時の過渡電流を吸収するために、回路規
模に応じた個数の基準電圧発生回路が必要にな
る。勿論、第８図から明らかなように、基準電圧
を必要とすることは、２入力のNORゲートを実
現するために、差動アンプを構成するトランジス
タの個数が３個となる。
は、トランジスタを飽和動作させないので、高速
の動作が可能である。しかし、従来のECL論理
回路は、基準電圧と入力信号とを比較するため、
基準電圧発生回路を必要とする。高速の論理回路
では、各論理回路に流す電流が大きいので、スイ
ツチング時の過渡電流を吸収するために、回路規
模に応じた個数の基準電圧発生回路が必要にな
る。勿論、第８図から明らかなように、基準電圧
を必要とすることは、２入力のNORゲートを実
現するために、差動アンプを構成するトランジス
タの個数が３個となる。
従つて、従来の論理回路は、素子数が多くなる
欠点があつた。また、基準電圧を各論理回路に供
給するための配線パターンが必要で、基板上で配
線パターンの占める割合が多くなり、チツプサイ
ズが大きくなる欠点があつた。
欠点があつた。また、基準電圧を各論理回路に供
給するための配線パターンが必要で、基板上で配
線パターンの占める割合が多くなり、チツプサイ
ズが大きくなる欠点があつた。
更に、この発明は、第１０図に示すように、セ
ツト入力及びリセツト入力をNORゲートに供給
し、これらの入力をセツト入力制御信号Ａ及びリ
セツト入力制御信号Ｂにより禁止することを可能
とするものである。このようなフリツプフロツプ
は、クロツクに同期して動作することができるも
のである。
ツト入力及びリセツト入力をNORゲートに供給
し、これらの入力をセツト入力制御信号Ａ及びリ
セツト入力制御信号Ｂにより禁止することを可能
とするものである。このようなフリツプフロツプ
は、クロツクに同期して動作することができるも
のである。
従来のECLを用いて２個のNORゲートを構成
すると、第１１図に示す接続のものとなる。トラ
ンジスタ８１，８２，８３のエミツタが共通接続
され、定電流源用の抵抗８４を介して接地端子８
８に接続され、トランジスタ８２，８３のコレク
タ接続点が抵抗８５を介して電源端子８７に接続
されると共に、トランジスタ８６のベースに接続
され、トランジスタ８６のエミツタが抵抗８９を
介して接地端子８８に接続されると共に、出力端
子９０として導出される。この出力端子９０がＲ
−Ｓフリツプフロツプのセツト入力端子と接続さ
れる。
すると、第１１図に示す接続のものとなる。トラ
ンジスタ８１，８２，８３のエミツタが共通接続
され、定電流源用の抵抗８４を介して接地端子８
８に接続され、トランジスタ８２，８３のコレク
タ接続点が抵抗８５を介して電源端子８７に接続
されると共に、トランジスタ８６のベースに接続
され、トランジスタ８６のエミツタが抵抗８９を
介して接地端子８８に接続されると共に、出力端
子９０として導出される。この出力端子９０がＲ
−Ｓフリツプフロツプのセツト入力端子と接続さ
れる。
同様に、トランジスタ９１，９２，９３のエミ
ツタが共通接続され、定電流源用の抵抗９４を介
して接地端子８８に接続され、トランジスタ９
２，９３のコレクタ接続点が抵抗９５を介して電
源端子８７に接続されると共に、トランジスタ９
６のベースに接続され、トランジスタ９６のエミ
ツタが抵抗９９を介して接地端子８８に接続され
ると共に、出力端子９７として導出される。この
出力端子９７がＲ−Ｓフリツプフロツプのリセツ
ト入力端子と接続される。
ツタが共通接続され、定電流源用の抵抗９４を介
して接地端子８８に接続され、トランジスタ９
２，９３のコレクタ接続点が抵抗９５を介して電
源端子８７に接続されると共に、トランジスタ９
６のベースに接続され、トランジスタ９６のエミ
ツタが抵抗９９を介して接地端子８８に接続され
ると共に、出力端子９７として導出される。この
出力端子９７がＲ−Ｓフリツプフロツプのリセツ
ト入力端子と接続される。
第１０図に示すクロツク同期型のフリツプフロ
ツプは、第８図及び第１１図の回路を接続するこ
とで実現されるために、必要とする素子数が極め
て多くなる問題点があつた。然も、各NORゲー
トが基準電圧を必要をするので、上述と同様の問
題点が発生する。
ツプは、第８図及び第１１図の回路を接続するこ
とで実現されるために、必要とする素子数が極め
て多くなる問題点があつた。然も、各NORゲー
トが基準電圧を必要をするので、上述と同様の問
題点が発生する。
従つて、この発明の目的は、基準電圧を必要と
しない論理回路によりＲ−Ｓフリツプフロツプを
構成し、トランジスタ、抵抗等の素子数の大幅な
減少を図ることができ、消費電力の低減及び遅延
時間の短縮を実現できるクロツク同期型のＲ−Ｓ
フリツプフロツプを提供することにある。
しない論理回路によりＲ−Ｓフリツプフロツプを
構成し、トランジスタ、抵抗等の素子数の大幅な
減少を図ることができ、消費電力の低減及び遅延
時間の短縮を実現できるクロツク同期型のＲ−Ｓ
フリツプフロツプを提供することにある。
この発明によれば、従来のECL論理回路を用
いたＲ−Ｓフリツプフロツプと同程度の動作速度
を実現する時には、差動アンプの定電流源の値を
小とできるので、素子数の低減と相乗して消費電
力を極めて少なくすることができる。
いたＲ−Ｓフリツプフロツプと同程度の動作速度
を実現する時には、差動アンプの定電流源の値を
小とできるので、素子数の低減と相乗して消費電
力を極めて少なくすることができる。
また、この発明は、基準電圧を各ゲート回路に
供給する必要がないので、基準電圧供給用の配線
パターンが不要となり、IC回路のチツプサイズ
を小型化できる。
供給する必要がないので、基準電圧供給用の配線
パターンが不要となり、IC回路のチツプサイズ
を小型化できる。
この発明は、第１のトランジスタと第２のトラ
ンジスタと第３のトランジスタの互いのエミツタ
が定電流源に接続され、第１のトランジスタ及び
第２のトランジスタの互いのコレクタが共通接続
された第１の差動アンプと、 第４のトランジスタと第５のトランジスタと第
６のトランジスタの互いのエミツタが定電流源に
接続され、第４のトランジスタ及び第５のトラン
ジスタの互いのコレクタが共通接続された第２の
差動アンプと、 第３のトランジスタのコレクタ出力が入力さ
れ、所定電圧だけレベルシフトされた信号を取り
出して、第６のトランジスタのベースに供給する
ための第１のレベルシフト回路と、 第６のトランジスタのコレクタ出力が入力さ
れ、所定電圧だけレベルシフトされた信号を取り
出して、第３のトランジスタのベースに供給する
ための第２のレベルシフト回路と、 第１のレベルシフト回路の出力から出力信号を
取り出すための第１の出力端子と、 第２のレベルシフト回路の出力から出力信号を
取り出すための第２の出力端子とを有し、 第１のトランジスタのベース及び第２のトラン
ジスタのベースにセツト入力信号及びセツト入力
制御信号を供給し、 第４のトランジスタのベース及び第５のトラン
ジスタのベースにリセツト入力信号及びリセツト
入力制御信号を供給し、 セツト入力信号、リセツト入力信号、セツト入
力制御信号、リセツト入力制御信号が同一のレベ
ル関係を有する２値信号とされ、２値信号が第１
の出力端子と第２の出力端子から取り出される出
力信号に対して所定電圧レベルシフトされ、且つ
論理振幅が略等しくされたことを特徴とするフリ
ツプフロツプである。
ンジスタと第３のトランジスタの互いのエミツタ
が定電流源に接続され、第１のトランジスタ及び
第２のトランジスタの互いのコレクタが共通接続
された第１の差動アンプと、 第４のトランジスタと第５のトランジスタと第
６のトランジスタの互いのエミツタが定電流源に
接続され、第４のトランジスタ及び第５のトラン
ジスタの互いのコレクタが共通接続された第２の
差動アンプと、 第３のトランジスタのコレクタ出力が入力さ
れ、所定電圧だけレベルシフトされた信号を取り
出して、第６のトランジスタのベースに供給する
ための第１のレベルシフト回路と、 第６のトランジスタのコレクタ出力が入力さ
れ、所定電圧だけレベルシフトされた信号を取り
出して、第３のトランジスタのベースに供給する
ための第２のレベルシフト回路と、 第１のレベルシフト回路の出力から出力信号を
取り出すための第１の出力端子と、 第２のレベルシフト回路の出力から出力信号を
取り出すための第２の出力端子とを有し、 第１のトランジスタのベース及び第２のトラン
ジスタのベースにセツト入力信号及びセツト入力
制御信号を供給し、 第４のトランジスタのベース及び第５のトラン
ジスタのベースにリセツト入力信号及びリセツト
入力制御信号を供給し、 セツト入力信号、リセツト入力信号、セツト入
力制御信号、リセツト入力制御信号が同一のレベ
ル関係を有する２値信号とされ、２値信号が第１
の出力端子と第２の出力端子から取り出される出
力信号に対して所定電圧レベルシフトされ、且つ
論理振幅が略等しくされたことを特徴とするフリ
ツプフロツプである。
以下、この発明の一実施例について、図面を参
照して説明する。第１図は、この発明の一実施例
の構成を示すものである。
照して説明する。第１図は、この発明の一実施例
の構成を示すものである。
この発明では、夫々差動アンプからなる２個の
論理回路を使用する。一方の論理回路がトランジ
スタ１，２，３，７，１０で構成され、他方の論
理回路がトランジスタ２１，２２，２３，２７，
３０で構成される。トランジスタ１，２，３，７
のエミツタが共通接続され、定電流源としての抵
抗８を介して接地端子１２に接続される。トラン
ジスタ１のベースと接続された端子４にセツト入
力Ｓ−が供給され、トランジスタ２のベースと接
続された端子５及びトランジスタ３のベースと接
続された端子６の夫々にセツト入力制御信号Ａ−
及びＢが供給される。
論理回路を使用する。一方の論理回路がトランジ
スタ１，２，３，７，１０で構成され、他方の論
理回路がトランジスタ２１，２２，２３，２７，
３０で構成される。トランジスタ１，２，３，７
のエミツタが共通接続され、定電流源としての抵
抗８を介して接地端子１２に接続される。トラン
ジスタ１のベースと接続された端子４にセツト入
力Ｓ−が供給され、トランジスタ２のベースと接
続された端子５及びトランジスタ３のベースと接
続された端子６の夫々にセツト入力制御信号Ａ−
及びＢが供給される。
トランジスタ１，２，３のコレクタが共通接続
され、この接続点が電源端子１１に接続される。
トランジスタ７のコレクタが抵抗９を介して電源
端子１１に接続されると共に、エミツタフオロワ
形のトランジスタ１０のベースに接続される。ト
ランジスタ１０のエミツタが抵抗１３を介して接
地端子１２に接続されると共に、出力の出力端
子１４として導出されている。トランジスタ１０
のエミツタが他方の差動アンプのトランジスタ２
７のベースに接続される。
され、この接続点が電源端子１１に接続される。
トランジスタ７のコレクタが抵抗９を介して電源
端子１１に接続されると共に、エミツタフオロワ
形のトランジスタ１０のベースに接続される。ト
ランジスタ１０のエミツタが抵抗１３を介して接
地端子１２に接続されると共に、出力の出力端
子１４として導出されている。トランジスタ１０
のエミツタが他方の差動アンプのトランジスタ２
７のベースに接続される。
トランジスタ２１，２２，２３，２７のエミツ
タが共通接続され、定電流源としての抵抗２８を
介して接地端子１２に接続される。トランジスタ
２１のベースと接続された端子２４にリセツト入
力Ｒ−が供給され、トランジスタ２２のベースと
接続された端子２５及びトランジスタ２３のベー
スと接続された端子２６の夫々にリセツト入力制
御信号Ｃ−及びＤ−が供給される。
タが共通接続され、定電流源としての抵抗２８を
介して接地端子１２に接続される。トランジスタ
２１のベースと接続された端子２４にリセツト入
力Ｒ−が供給され、トランジスタ２２のベースと
接続された端子２５及びトランジスタ２３のベー
スと接続された端子２６の夫々にリセツト入力制
御信号Ｃ−及びＤ−が供給される。
トランジスタ２１，２２，２３のコレクタが共
通接続され、この接続点が電源端子１１に接続さ
れる。トランジスタ２７のコレクタが抵抗２９を
介して電源端子１１に接続されると共に、エミツ
タフオロワ形のトランジスタ３０のベースに接続
される。トランジスタ３０のエミツタが抵抗３３
を介して接地端子１２に接続されると共に、出力
Ｑの出力端子３４として導出されている。トラン
ジスタ３０のエミツタが一方の差動アンプのトラ
ンジスタ７のベースに接続される。
通接続され、この接続点が電源端子１１に接続さ
れる。トランジスタ２７のコレクタが抵抗２９を
介して電源端子１１に接続されると共に、エミツ
タフオロワ形のトランジスタ３０のベースに接続
される。トランジスタ３０のエミツタが抵抗３３
を介して接地端子１２に接続されると共に、出力
Ｑの出力端子３４として導出されている。トラン
ジスタ３０のエミツタが一方の差動アンプのトラ
ンジスタ７のベースに接続される。
上述のこの発明の一実施例は、第２図に示す構
成と等価なものである。つまり、一方のNORゲ
ートにセツト入力Ｓ−及びセツト入力制御信号Ａ
−，Ｂ−を供給し、他方のNORゲートにリセツ
ト入力Ｒ−及びリセツト入力制御信号Ｃ−，Ｄ−
を供給する構成のものである。
成と等価なものである。つまり、一方のNORゲ
ートにセツト入力Ｓ−及びセツト入力制御信号Ａ
−，Ｂ−を供給し、他方のNORゲートにリセツ
ト入力Ｒ−及びリセツト入力制御信号Ｃ−，Ｄ−
を供給する構成のものである。
NORゲートをセツト入力Ｓ−が通過できるの
は、セツト入力制御信号Ａ−及びＢ−がＬ−の時
だけである。同様に、NORゲートをリセツト入
力Ｒ−が通過できるのは、リセツト入力制御信号
Ｃ−及びＤ−がＬ−の時だけである。このよう
に、禁止ゲートを設けることで、クロツク同期型
のＲ−Ｓフリツプフロツプを実現できる。
は、セツト入力制御信号Ａ−及びＢ−がＬ−の時
だけである。同様に、NORゲートをリセツト入
力Ｒ−が通過できるのは、リセツト入力制御信号
Ｃ−及びＤ−がＬ−の時だけである。このよう
に、禁止ゲートを設けることで、クロツク同期型
のＲ−Ｓフリツプフロツプを実現できる。
第３図は、この発明の一実施例の入力レベル及
び出力レベルの関係を示すものである。出力Ｑ及
びは、高レベルＨと低レベルＬとを有し、論理
振幅VLを持つものである。−の記号を付したセツ
ト入力Ｓ−、リセツト入力Ｒ−、セツト入力制御
信号Ａ−，Ｂ−、リセツト入力制御信号Ｃ−，Ｄ
−は、互いに等しいVLの論理振幅を有し、且つ
出力Ｑ及びに対し1/2VLのレベル、低くシフト
されたＨ−及びＬ−のレベルを有するものであ
る。アナログレベルに関しては、Vccを電源電圧
とし、トランジスタのベース・エミツタ間電圧降
下をVBEとすると、 Ｈ＝Vcc−VBE Ｌ＝Vcc−VBE−VL Ｈ−＝Vcc−VBE−１／2VL Ｌ−＝Vcc−VBE−VL−１／2VL と選ばれている。抵抗８，２８で規定される差動
アンプの定電流源をとし、抵抗９，２９の値を
Ｒとすると、（IR＝VL）とされている。
び出力レベルの関係を示すものである。出力Ｑ及
びは、高レベルＨと低レベルＬとを有し、論理
振幅VLを持つものである。−の記号を付したセツ
ト入力Ｓ−、リセツト入力Ｒ−、セツト入力制御
信号Ａ−，Ｂ−、リセツト入力制御信号Ｃ−，Ｄ
−は、互いに等しいVLの論理振幅を有し、且つ
出力Ｑ及びに対し1/2VLのレベル、低くシフト
されたＨ−及びＬ−のレベルを有するものであ
る。アナログレベルに関しては、Vccを電源電圧
とし、トランジスタのベース・エミツタ間電圧降
下をVBEとすると、 Ｈ＝Vcc−VBE Ｌ＝Vcc−VBE−VL Ｈ−＝Vcc−VBE−１／2VL Ｌ−＝Vcc−VBE−VL−１／2VL と選ばれている。抵抗８，２８で規定される差動
アンプの定電流源をとし、抵抗９，２９の値を
Ｒとすると、（IR＝VL）とされている。
第４図は、上述のＲ−Ｓフリツプフロツプのセ
ツト動作を示すタイムチヤートである。フリツプ
フロツプがリセツト状態（Ｑ＝Ｌ，＝Ｈ）で、
且つセツト入力制御信号Ａ−及びＢ−が共にＬ−
の時に、トランジスタ１のベースに供給されるセ
ツト入力Ｓ−がＨ−レベルからＬ−レベルに立ち
下がると、トランジスタ７のベース電位ＬよりＬ
−が低いために、トランジスタ１，２及び３がオ
フし、トランジスタ７がオンする。このため出力
ＱがＨからＬに立ち下がり、差動アンプのトラン
ジスタ２７がオフし、トランジスタ２１，２２及
び２３がオンし、これにより、出力ＱがＬからＨ
に立ち上がる。このセツト状態は、セツト入力Ｓ
−又はセツト入力制御信号Ａ−，Ｂ−がＨとなつ
ても、保持される。
ツト動作を示すタイムチヤートである。フリツプ
フロツプがリセツト状態（Ｑ＝Ｌ，＝Ｈ）で、
且つセツト入力制御信号Ａ−及びＢ−が共にＬ−
の時に、トランジスタ１のベースに供給されるセ
ツト入力Ｓ−がＨ−レベルからＬ−レベルに立ち
下がると、トランジスタ７のベース電位ＬよりＬ
−が低いために、トランジスタ１，２及び３がオ
フし、トランジスタ７がオンする。このため出力
ＱがＨからＬに立ち下がり、差動アンプのトラン
ジスタ２７がオフし、トランジスタ２１，２２及
び２３がオンし、これにより、出力ＱがＬからＨ
に立ち上がる。このセツト状態は、セツト入力Ｓ
−又はセツト入力制御信号Ａ−，Ｂ−がＨとなつ
ても、保持される。
また、セツト状態で、且つリセツト入力制御信
号Ｃ−及びＤ−が共にＬ−の時に、トランジスタ
２１のベースに供給されるリセツト入力Ｒ−がＨ
−レベルからＬ−レベルに立ち下がると、トラン
ジスタ２７のベース電位ＬよりＬ−が低いため
に、トランジスタ２１，２２及び２３がオフし、
トランジスタ２７がオンする。このため出力Ｑが
ＨからＬに立ち下がり、差動アンプのトランジス
タ７がオフし、トランジスタ１，２，３がオン
し、これにより、出力がＬからＨに立ち上が
る。このリセツト状態は、リセツト入力Ｒ−又は
リセツト入力制御信号Ｃ−，Ｄ−がＨとなつて
も、保持される。
号Ｃ−及びＤ−が共にＬ−の時に、トランジスタ
２１のベースに供給されるリセツト入力Ｒ−がＨ
−レベルからＬ−レベルに立ち下がると、トラン
ジスタ２７のベース電位ＬよりＬ−が低いため
に、トランジスタ２１，２２及び２３がオフし、
トランジスタ２７がオンする。このため出力Ｑが
ＨからＬに立ち下がり、差動アンプのトランジス
タ７がオフし、トランジスタ１，２，３がオン
し、これにより、出力がＬからＨに立ち上が
る。このリセツト状態は、リセツト入力Ｒ−又は
リセツト入力制御信号Ｃ−，Ｄ−がＨとなつて
も、保持される。
Ｈ及びＬのレベルを持つ２値信号に1/2VLのレ
ベルシフトを生じさせるには、第５図或いは第６
図に示す構成を用いれば良い。
ベルシフトを生じさせるには、第５図或いは第６
図に示す構成を用いれば良い。
第５図において、４１，４２で示すトランジス
タのエミツタが定電流源用の抵抗４３を介して接
地端子５０に接続され、トランジスタ４１のベー
ス及びトランジスタ４２のベースの夫々から入力
端子４４及び４５が導出されている。トランジス
タ４１のコレクタが抵抗４６を介して抵抗４８の
一端に接続され、トランジスタ４２のコレクタが
抵抗４７を介して抵抗４８の一端に接続され、こ
の抵抗４８の他端が電源端子４９と接続されてい
る。
タのエミツタが定電流源用の抵抗４３を介して接
地端子５０に接続され、トランジスタ４１のベー
ス及びトランジスタ４２のベースの夫々から入力
端子４４及び４５が導出されている。トランジス
タ４１のコレクタが抵抗４６を介して抵抗４８の
一端に接続され、トランジスタ４２のコレクタが
抵抗４７を介して抵抗４８の一端に接続され、こ
の抵抗４８の他端が電源端子４９と接続されてい
る。
トランジスタ４２のコレクタがエミツタフオロ
ワ形のトランジスタ５１のベースに接続され、ト
ランジスタ５１のエミツタが抵抗５２を介して接
地されると共に、出力端子５３として導出され
る。抵抗４６及び４７の値を等しくＲとすると、
抵抗４８の値が1/2Ｒとされている。従つて、入
力端子４４及び４５に供給されたＨ及びＬの２値
信号がＨ−及びＬ−のレベルを持つ２値信号に変
換されて出力端子５３に取り出される。
ワ形のトランジスタ５１のベースに接続され、ト
ランジスタ５１のエミツタが抵抗５２を介して接
地されると共に、出力端子５３として導出され
る。抵抗４６及び４７の値を等しくＲとすると、
抵抗４８の値が1/2Ｒとされている。従つて、入
力端子４４及び４５に供給されたＨ及びＬの２値
信号がＨ−及びＬ−のレベルを持つ２値信号に変
換されて出力端子５３に取り出される。
第６図は、上述と同様のレベル変換を行う回路
構成の他の例を示す。トランジスタ４１及び４２
により、差動アンプが構成され、トランジスタ４
２のコレクタ出力がエミツタフオロワ形のトラン
ジスタ５１のベースに供給される。このトランジ
スタ５１のエミツタ及び接地間に抵抗５２及び５
４の直列接続が挿入され、抵抗５２及び５４の接
続点から出力端子５３が導出される。抵抗５４
は、定電流源用のもので、抵抗４６及び４７及び
５２の値を等しくすると、この抵抗５４による定
電流を差動アンプの定電流の1/2とすることで、
レベル変換をなしうる。
構成の他の例を示す。トランジスタ４１及び４２
により、差動アンプが構成され、トランジスタ４
２のコレクタ出力がエミツタフオロワ形のトラン
ジスタ５１のベースに供給される。このトランジ
スタ５１のエミツタ及び接地間に抵抗５２及び５
４の直列接続が挿入され、抵抗５２及び５４の接
続点から出力端子５３が導出される。抵抗５４
は、定電流源用のもので、抵抗４６及び４７及び
５２の値を等しくすると、この抵抗５４による定
電流を差動アンプの定電流の1/2とすることで、
レベル変換をなしうる。
尚、以上の説明では、定電流源として抵抗を用
いたが、トランジスタのベース及びエミツタ間に
所定の直流電圧を加える構成の定電流源を用いて
も良いことは、勿論である。また、セツト入力制
御信号及びリセツト入力制御信号は、少なくと
も、１個の入力があれば良い。
いたが、トランジスタのベース及びエミツタ間に
所定の直流電圧を加える構成の定電流源を用いて
も良いことは、勿論である。また、セツト入力制
御信号及びリセツト入力制御信号は、少なくと
も、１個の入力があれば良い。
この発明によれば、基準電圧を必要としない論
理回路によりＲ−Ｓフリツプフロツプを構成し、
トランジスタ、抵抗等の素子数の大幅な減少を図
ることができ、消費電力が低減されると共に、遅
延時間が短縮化されたクロツク同期型のＲ−Ｓフ
リツプフロツプを構成することができる。
理回路によりＲ−Ｓフリツプフロツプを構成し、
トランジスタ、抵抗等の素子数の大幅な減少を図
ることができ、消費電力が低減されると共に、遅
延時間が短縮化されたクロツク同期型のＲ−Ｓフ
リツプフロツプを構成することができる。
この発明によれば、従来のECL論理回路を用
いたＲ−Ｓフリツプフロツプと同程度の動作速度
を実現する時には、差動アンプの定電流源の値を
小とできるので、素子数の低減と相乗して消費電
力を極めて少なくすることができる。
いたＲ−Ｓフリツプフロツプと同程度の動作速度
を実現する時には、差動アンプの定電流源の値を
小とできるので、素子数の低減と相乗して消費電
力を極めて少なくすることができる。
また、この発明は、基準電圧を各ゲート回路に
供給する必要がないので、基準電圧供給用の配線
パターンが不要となり、IC回路のチツプサイズ
を小型化できる。
供給する必要がないので、基準電圧供給用の配線
パターンが不要となり、IC回路のチツプサイズ
を小型化できる。
第１図はこの発明の一実施例の接続図、第２図
はこの発明の一実施例の機能を表す回路図、第３
図はこの発明の一実施例における信号のレベル関
係の説明に用いる略線図、第４図はこの発明の一
実施例の動作説明に用いる波形図、第５図及び第
６図はこの発明に適用できるレベルシフトのため
の回路構成の一例及び他の例を示す接続図、第７
図は従来の論理回路により構成されたＲ−Ｓフリ
ツプフロツプの回路図、第８図は従来の論理回路
により構成されたＲ−Ｓフリツプフロツプの接続
図、第９図は従来の論理回路の信号レベルの説明
の用いる略線図、第１０図は従来のクロツク同期
型のＲ−Ｓフリツプフロツプの回路図、第１１図
は従来のクロツク同期型のＲ−Ｓフリツプフロツ
プを構成するのに必要とされるNORゲートの接
続図である。 １，２，３……差動アンプの一方のトランジス
タ、２１，２２，２３……差動アンプの他方のト
ランジスタ、４，５，６，２４，２５，２６……
入力端子、１４，３４……出力端子、８，２８…
…定電流源用の抵抗、１１……電源端子、１２…
…接地端子。
はこの発明の一実施例の機能を表す回路図、第３
図はこの発明の一実施例における信号のレベル関
係の説明に用いる略線図、第４図はこの発明の一
実施例の動作説明に用いる波形図、第５図及び第
６図はこの発明に適用できるレベルシフトのため
の回路構成の一例及び他の例を示す接続図、第７
図は従来の論理回路により構成されたＲ−Ｓフリ
ツプフロツプの回路図、第８図は従来の論理回路
により構成されたＲ−Ｓフリツプフロツプの接続
図、第９図は従来の論理回路の信号レベルの説明
の用いる略線図、第１０図は従来のクロツク同期
型のＲ−Ｓフリツプフロツプの回路図、第１１図
は従来のクロツク同期型のＲ−Ｓフリツプフロツ
プを構成するのに必要とされるNORゲートの接
続図である。 １，２，３……差動アンプの一方のトランジス
タ、２１，２２，２３……差動アンプの他方のト
ランジスタ、４，５，６，２４，２５，２６……
入力端子、１４，３４……出力端子、８，２８…
…定電流源用の抵抗、１１……電源端子、１２…
…接地端子。
Claims (1)
- 【特許請求の範囲】 １ 第１のトランジスタと第２のトランジスタと
第３のトランジスタの互いのエミツタが定電流源
に接続され、上記第１のトランジスタ及び上記第
２のトランジスタの互いのコレクタが共通接続さ
れた第１の差動アンプと、 第４のトランジスタと第５のトランジスタと第
６のトランジスタの互いのエミツタが定電流源に
接続され、上記第４のトランジスタ及び上記第５
のトランジスタの互いのコレクタが共通接続され
た第２の差動アンプと、 上記第３のトランジスタのコレクタ出力が入力
され、所定電圧だけレベルシフトされた信号を取
り出して、上記第６のトランジスタのベースに供
給するための第１のレベルシフト手段と、 上記第６のトランジスタのコレクタ出力が入力
され、所定電圧だけレベルシフトされた信号を取
り出して、上記第３のトランジスタのベースに供
給するための第２のレベルシフト手段と、 上記第１のレベルシフト手段の出力から出力信
号を取り出すための第１の出力端子と、 上記第２のレベルシフト手段の出力から出力信
号を取り出すための第２の出力端子とを有し、 上記第１のトランジスタのベース及び上記第２
のトランジスタのベースにセツト入力信号及びセ
ツト入力制御信号を供給し、 上記第４のトランジスタのベース及び上記第５
のトランジスタのベースにリセツト入力信号及び
リセツト入力制御信号を供給し、 上記セツト入力信号、上記リセツト入力信号、
上記セツト入力制御信号、上記リセツト入力制御
信号が同一のレベル関係を有する２値信号とさ
れ、上記２値信号が上記第１の出力端子と上記第
２の出力端子から取り出される出力信号に対して
所定電圧レベルシフトされ、且つ論理振幅が略等
しくされたことを特徴とするフリツプフロツプ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59136237A JPS6115415A (ja) | 1984-06-30 | 1984-06-30 | フリツプフロツプ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59136237A JPS6115415A (ja) | 1984-06-30 | 1984-06-30 | フリツプフロツプ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6115415A JPS6115415A (ja) | 1986-01-23 |
| JPH0574965B2 true JPH0574965B2 (ja) | 1993-10-19 |
Family
ID=15170486
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59136237A Granted JPS6115415A (ja) | 1984-06-30 | 1984-06-30 | フリツプフロツプ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6115415A (ja) |
-
1984
- 1984-06-30 JP JP59136237A patent/JPS6115415A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6115415A (ja) | 1986-01-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4560888A (en) | High-speed ECL synchronous logic circuit with an input logic circuit | |
| US4714841A (en) | Double-sided logic input differential switch | |
| KR900004200B1 (ko) | 직렬/병렬 변환기용 레벨시프팅 회로 | |
| US4689497A (en) | Master-slave type flip-flop circuits | |
| GB1367205A (en) | Ternary logic circuits | |
| US4435654A (en) | Output level adjustment means for low fanout ECL lacking emitter follower output | |
| US3617776A (en) | Master slave flip-flop | |
| US3217316A (en) | Binary to ternary converter | |
| JPH0574965B2 (ja) | ||
| US3949209A (en) | Multiple-generating register | |
| US4578599A (en) | Flip-flop having improved synchronous reset | |
| JPS6334652B2 (ja) | ||
| JP2776201B2 (ja) | フリップフロップ回路 | |
| US4277698A (en) | Delay type flip-flop | |
| US5541545A (en) | High speed bipolar D latch circuit with reduced latch clocking output corruption | |
| JPH0736504B2 (ja) | マスタースレーブ型ｄタイプフリップフロップ回路 | |
| JPS6115416A (ja) | Ｒ−ｓ型フリツプフロツプ | |
| US4034198A (en) | Multiple generating register | |
| JPS61120525A (ja) | レベル変換回路 | |
| JPS59163920A (ja) | 論理回路 | |
| SU417911A1 (ja) | ||
| GB1281497A (en) | Shift register | |
| JPH02174420A (ja) | Ｅｃｌ―ｔｔｌレベル変換回路 | |
| JPH01318314A (ja) | フリップフロップ回路 | |
| JPS59100623A (ja) | ワイヤ−ドオア回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |