JPH0575016A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPH0575016A
JPH0575016A JP3231817A JP23181791A JPH0575016A JP H0575016 A JPH0575016 A JP H0575016A JP 3231817 A JP3231817 A JP 3231817A JP 23181791 A JP23181791 A JP 23181791A JP H0575016 A JPH0575016 A JP H0575016A
Authority
JP
Japan
Prior art keywords
lead frame
chip
semiconductor device
integration
bonding
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP3231817A
Other languages
English (en)
Inventor
Tokio Komatsuzaki
時雄 小松崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP3231817A priority Critical patent/JPH0575016A/ja
Publication of JPH0575016A publication Critical patent/JPH0575016A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/541—Dispositions of bond wires
    • H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/541—Dispositions of bond wires
    • H10W72/547—Dispositions of multiple bond wires
    • H10W72/5473—Dispositions of multiple bond wires multiple bond wires connected to a common bond pad
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/931—Shapes of bond pads
    • H10W72/932—Plan-view shape, i.e. in top view
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink

Landscapes

  • Wire Bonding (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】半導体チップを実装する際のボードに対する面
積あたりの集積率を向上させる。 【構成】（１−１）、（１−２）のようにチップをリー
ドフレームにボンディングする際、リードフレームの表
面と裏面の両面にダイボンディングする。 【効果】基板に対する面積あたりの集積度は現状の精密
加工技術のまま約２倍に向上する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置におけるチ
ップの実装方法に関する。
【０００２】
【従来の技術】従来技術におけるチップの実装方法は２
通りあり、１つはリードフレームの片面だけを使用しダ
イボンディングを行う方法（図４）、あと１つはテ ー
プ・オートメイテッド・ボンディングで、チップをじか
に基板に実装する方法が知られていた。
【０００３】
【発明が解決しようとする課題】しかし、従来の実装方
法では前出のいずれの方法を使用しても、基板の面積に
対する集積度はチップ自体の集積度を上げないと向上し
ないという問題点を有していた。そこで、本発明は従来
のこのような問題点を解決するために１枚のリードフレ
ームにチップの背面を合わせるようなかたちで実装を施
し、基板に対する面積あたりの集積度を向上することを
目的とする。
【０００４】
【課題を解決するための手段】半導体装置において、２
つのチップを１つのリードフレームの両面を使用し、リ
ードフレームの表裏に、実装することを特徴とする。
【０００５】
【作用】以上のように実装された半導体装置を使用する
と従来通りの加工を施したチップを使用しても基板の面
積に対する集積度は簡単に２倍に向上する。
【０００６】
【実施例】本発明の半導体装置は、図１、図２で示され
る構造をしている。
【０００７】 （１−１）・・・表面に実装されたチップ （１−２）・・・裏面に実装されたチップ （１−３）・・・ボンディングワイヤー （１−４）・・・ボンディングワイヤー （１−５）・・・リードフレーム （２−１）・・・（１−５）に対応 （２−２）・・・（１−１）に対応 （２−３）・・・（１−４）に対応 （２−４）・・・（１−３）に対応 （３−１）・・・（１−１）に対応 （３−２）・・・（１−３）に対応 （３−３）・・・（１−４）に対応 （３−４）・・・（１−５）に対応 図１は実施例の要部を示す断面図であって（１−１）は
表面にダイボンデ ィングされたチップであり、（１−
２）は裏面にダイボンディングされたチップである。
（１−３）、（１− ４）はそれぞれ表面、裏面のチッ
プ用ボンディングワイヤーであり、（１−５）はリード
フレームである。図２は 実施例の要部を上面からみた
図になっており、（２−１）は（１−５）、（２−２）
は（１−１）、（２−３）は（１−４）、（２−４）は
（１−３）にそれぞれ対応している。図３は本発明の要
部全体を見渡す図であり、（３−１）は（１−１）、
（３−２）は（１−３）、（３−３）は（１−４）、
（３−４）は（１−５）に対応している。
【０００８】この部分を詳しく説明すると、図１に示す
ように１枚のリードフレームの表裏両面にチップを実装
し、各々のチップからリードフレームにワイヤーボンデ
ィングを行う。出来上がった半導体装置は現在流通して
いる半導体装置よりも多少厚みが増すことが考えられる
が、基板に実装を行った際に面積あたりの集積度が２倍
に向上する。
【０００９】
【発明の効果】本発明の半導体装置は、以上説明したよ
うに１枚のリードフレームの両面にチップを実装すると
いう簡単な構造により集積度が容易に向上するという効
果がある。
【図面の簡単な説明】
【図１】本発明の半導体装置の断面図。
【図２】本発明の半導体装置を上方からみた図。
【図３】本発明の半導体装置の要部を拡大した投影図。
【図４】従来例を説明した断面図。
【符号の説明】
（１−１）・・・表面に実装されたチップ （１−２）・・・裏面に実装されたチップ （１−３）・・・ボンディングワイヤー （１−４）・・・ボンディングワイヤー （１−５）・・・リードフレーム （２−１）・・・（１−５）に対応 （２−２）・・・（１−１）に対応 （２−３）・・・（１−４）に対応 （２−４）・・・（１−３）に対応 （３−１）・・・（１−１）に対応 （３−２）・・・（１−３）に対応 （３−３）・・・（１−４）に対応 （３−４）・・・（１−５）に対応
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 23/50 Ｓ 9272−4Ｍ

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】半導体装置において、２つのチップを１つ
    のリードフレームの両面を使用し、リードフレームの表
    裏に、実装したことを特徴とする半導体装置。
JP3231817A 1991-09-11 1991-09-11 半導体装置 Pending JPH0575016A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP3231817A JPH0575016A (ja) 1991-09-11 1991-09-11 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP3231817A JPH0575016A (ja) 1991-09-11 1991-09-11 半導体装置

Publications (1)

Publication Number Publication Date
JPH0575016A true JPH0575016A (ja) 1993-03-26

Family

ID=16929488

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3231817A Pending JPH0575016A (ja) 1991-09-11 1991-09-11 半導体装置

Country Status (1)

Country Link
JP (1) JPH0575016A (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5545922A (en) * 1994-06-28 1996-08-13 Intel Corporation Dual sided integrated circuit chip package with offset wire bonds and support block cavities
JPH1063030A (ja) * 1996-08-22 1998-03-06 Oji Yuka Synthetic Paper Co Ltd 電子写真用印刷紙
US6646047B2 (en) 1996-05-28 2003-11-11 Riken Technos Corporation Thermoplastic elastomeric resin composition and a process for the preparation thereof
US6838312B2 (en) 1999-02-23 2005-01-04 Rohm Co., Ltd. Semiconductor device having a primary chip with bumps in joined registration with bumps of a plurality of secondary chips
US7282789B2 (en) * 1998-03-31 2007-10-16 Micron Technology, Inc. Back-to-back semiconductor device assemblies
CN100365814C (zh) * 2004-12-16 2008-01-30 南通富士通微电子股份有限公司 背对背封装集成电路及其生产方法
US7776968B2 (en) 2004-02-20 2010-08-17 Riken Technos Corp. Thermoplastic elastomer composition and thermoplastic resin composition using the same

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5545922A (en) * 1994-06-28 1996-08-13 Intel Corporation Dual sided integrated circuit chip package with offset wire bonds and support block cavities
EP0774162A4 (en) * 1994-06-28 1997-07-30 Intel Corp MANUFACTURE OF TWO-SIDED WIRE-CONNECTED INTEGRATED CIRCUIT BOXES USING OFFSET-WIRE CONNECTIONS AND CARRIER PLATES WITH CAVES
US6646047B2 (en) 1996-05-28 2003-11-11 Riken Technos Corporation Thermoplastic elastomeric resin composition and a process for the preparation thereof
JPH1063030A (ja) * 1996-08-22 1998-03-06 Oji Yuka Synthetic Paper Co Ltd 電子写真用印刷紙
US7282789B2 (en) * 1998-03-31 2007-10-16 Micron Technology, Inc. Back-to-back semiconductor device assemblies
US6838312B2 (en) 1999-02-23 2005-01-04 Rohm Co., Ltd. Semiconductor device having a primary chip with bumps in joined registration with bumps of a plurality of secondary chips
US7776968B2 (en) 2004-02-20 2010-08-17 Riken Technos Corp. Thermoplastic elastomer composition and thermoplastic resin composition using the same
CN100365814C (zh) * 2004-12-16 2008-01-30 南通富士通微电子股份有限公司 背对背封装集成电路及其生产方法

Similar Documents

Publication Publication Date Title
JPH0575016A (ja) 半導体装置
JPH0274046A (ja) 半導体集積回路装置
JPH06232196A (ja) 半導体装置
JP2002076234A (ja) 樹脂封止型半導体装置
JP2768822B2 (ja) ワイヤボンディグ方式半導体装置
JP2716405B2 (ja) 半導体装置およびその製造方法
JPH06104364A (ja) リードフレーム、これを用いた半導体チップのモールド方法及びモールド用金型
JP2845841B2 (ja) 半導体装置
JPH0651001Y2 (ja) 光結合素子
JPH03105950A (ja) 半導体集積回路のパッケージ
JPH09223767A (ja) リードフレーム
JPH0574774A (ja) 樹脂封止型半導体装置
JPH02106061A (ja) 半導体リードフレームのテーピング方法
JP2646988B2 (ja) 樹脂封止型半導体装置
JPH065756A (ja) 樹脂封止型半導体装置および製造方法
JPS6120770Y2 (ja)
KR200295664Y1 (ko) 적층형반도체패키지
JPH05299444A (ja) 薄型樹脂封止半導体装置の製造方法
JP3018225B2 (ja) 半導体装置
JPH04147661A (ja) 半導体集積回路装置のリードフレーム
JPS6345842A (ja) プラスチツク・パツケ−ジ
JPS59180450U (ja) 樹脂封止型半導体装置
JPH05218273A (ja) 樹脂封止型半導体装置及びそれに用いる半導体チップの製造方法
JPH05166999A (ja) 半導体装置用リードフレーム
JPH11150134A (ja) 半導体装置