JPS6345842A - プラスチツク・パツケ−ジ - Google Patents

プラスチツク・パツケ−ジ

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Publication number
JPS6345842A
JPS6345842A JP61189909A JP18990986A JPS6345842A JP S6345842 A JPS6345842 A JP S6345842A JP 61189909 A JP61189909 A JP 61189909A JP 18990986 A JP18990986 A JP 18990986A JP S6345842 A JPS6345842 A JP S6345842A
Authority
JP
Japan
Prior art keywords
plastic
leadframe
lead
moisture
chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP61189909A
Other languages
English (en)
Inventor
Seiichi Iwamatsu
誠一 岩松
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
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Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP61189909A priority Critical patent/JPS6345842A/ja
Publication of JPS6345842A publication Critical patent/JPS6345842A/ja
Pending legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置のプラスチック・ノくツケージの材
料構成に関する。
〔従来の技術〕
従来、半導体装置のプラスチックｅ／＜ツケージは、エ
ポキシ樹脂にてリード・フレーム等のモールドを行なう
のが通例であった。
〔発明が解決しようとする問題点〕
しかし、上記従来技術によると、リード・フレームと、
エポキシ樹脂との界面から水分の侵入があシ、耐湿性に
劣るという問題点があった。
本発明は、かかる従来技術の問題点をなくし、耐湿性の
すぐれたプラスチック・パッケージを提供する事を目的
とする。
〔問題点を解決するための手段〕
上記問題点を解決するために、本発明はプラスチック・
パッケージに於て、リード・フレームにはポリイミド膜
を形成する手段をとる。
〔実施例〕
以下、実施例により本発明を詳述する。
第１図は本発明の一実施例を示すプラスチック・パンケ
ージの断面図である。すなわち、銅合金あるいは鉄−ニ
ッケル合金等から成る金属製リードフレーム１にはＩＣ
（集積回路〕チップ２が金あるいはアルミニウム等から
成るリード？ｒＲ３と共に組立て配線されると共に、前
記リード・フレームの少くともエポキシ樹脂５に接触す
る部分で且つ、ハンダ付は及びＩＣチップ組立及びリー
ド線接続部を除く部分にポリイミド＠４が形成されて成
る。
第２図は本発明の他の実施例を示すプラスチック・パッ
ケージ断面図である。すなわち、リードフレーム１１に
は、固体イメージ・センサー１２がリード線１３と共に
組立て配線され、前記リードｅフレーム１１の一部にポ
リイミド膜１４が被覆されて、該ポリイミド膜を含むリ
ード・フレーム１１はプラスチック１５によりプラスチ
ックもパンケージを形成し、且つガラス窓１７が前記プ
ラスチック１５０表面にて、エポキシ樹脂等から成る接
着剤１６にて接着されてなる。
〔発明の効果〕
本発明の如く、リードｅフレームとプラスチック間にポ
リイミド膜管形成する事により、リード・フレームとプ
ラスチックとの界面からの湿気の侵入を防止できる効果
がある。
【図面の簡単な説明】
第１図及び第２図は、本発明の実施例を示すプラスチッ
ク・パッケージ断面図である。 １、１１・・・・・・ＩＪ　−）”ｅフレーム２・・・
・・・・・・・・・・・・工Ｃチップ１２・・・・・・
固体イメージ・センサー３．１３・・・・・・リード線 ４．１４・・・・・・ポリイミド膜 ５・・・・・・・・・・・・・・・エポキシ樹脂１５・
・・・・・プラスチック １６・・・・・・接着剤 １７・・・・・・ガラス窓 以　　　上

Claims (1)

    【特許請求の範囲】
  1. リード・フレームにはポリイミド膜が形成された事を特
    徴とするプラスチック・パッケージ。
JP61189909A 1986-08-13 1986-08-13 プラスチツク・パツケ−ジ Pending JPS6345842A (ja)

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JPS6345842A true JPS6345842A (ja) 1988-02-26

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01146541U (ja) * 1988-03-31 1989-10-09
JPH0243758A (ja) * 1988-08-03 1990-02-14 Fuji Electric Co Ltd 樹脂封止型半導体素子
JP2012156450A (ja) * 2011-01-28 2012-08-16 Mitsubishi Electric Corp 半導体装置および半導体装置の製造方法

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