JPH0577094B2 - - Google Patents
Info
- Publication number
- JPH0577094B2 JPH0577094B2 JP63066688A JP6668888A JPH0577094B2 JP H0577094 B2 JPH0577094 B2 JP H0577094B2 JP 63066688 A JP63066688 A JP 63066688A JP 6668888 A JP6668888 A JP 6668888A JP H0577094 B2 JPH0577094 B2 JP H0577094B2
- Authority
- JP
- Japan
- Prior art keywords
- display
- data
- storage means
- read
- display control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Digital Computer Display Output (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はコンピユータの表示システムに関す
る。
る。
（従来の技術）
パーソナルコンピユータ等は、通常CRTデイ
スプレイ等の表示装置を備えている。これら表示
装置は、操作者とコンピユータとの間でのインタ
ーフエイスにおいて重要な役割を果している。
スプレイ等の表示装置を備えている。これら表示
装置は、操作者とコンピユータとの間でのインタ
ーフエイスにおいて重要な役割を果している。
表示装置の種類としては、上述したCRTデイ
スプレイが代表的であるが、近年では、液晶デイ
スプレイ、プラズマデイスプレイ等のフラツトパ
ネル型の表示装置も広汎に使用されるようにな
り、コンピユータの使用形態等の条件によつて異
なる種類の表示装置が搭載されるようになつてい
る。
スプレイが代表的であるが、近年では、液晶デイ
スプレイ、プラズマデイスプレイ等のフラツトパ
ネル型の表示装置も広汎に使用されるようにな
り、コンピユータの使用形態等の条件によつて異
なる種類の表示装置が搭載されるようになつてい
る。
（発明が解決しようとする課題）
ところで、最近では、コンピユータは様々な状
況で利用されている。例えば、セールスマンが顧
客と対面して商談を行なう場合にコンピユータを
利用することを考えてみる。このような場合、顧
客の側に表示装置を１台設置し、セールスマンは
別の表示装置を見ながらコンピユータを操作でき
ると便利である。さらに顧客の側にはカラー表示
のできるCRTデイスプレイが必要であるが、セ
ールスマンの側は液晶デイスプレイで充分であ
る、またはその方が望ましい場合が多いと考えら
れる。また、教育現場においてコンピユータを利
用する場合においても、教師は液晶デイスプレイ
を見てコンピユータを操作し、生徒はCRTデイ
スプレイでコンピユータの出力を見るという利用
ができれば便利である。しかし、従来は、例えば
液晶デイスプレイとCRTデイスプレイのような
種類の異なる表示装置に同時に表示することがで
きる表示システムは実現されていなかつた。
況で利用されている。例えば、セールスマンが顧
客と対面して商談を行なう場合にコンピユータを
利用することを考えてみる。このような場合、顧
客の側に表示装置を１台設置し、セールスマンは
別の表示装置を見ながらコンピユータを操作でき
ると便利である。さらに顧客の側にはカラー表示
のできるCRTデイスプレイが必要であるが、セ
ールスマンの側は液晶デイスプレイで充分であ
る、またはその方が望ましい場合が多いと考えら
れる。また、教育現場においてコンピユータを利
用する場合においても、教師は液晶デイスプレイ
を見てコンピユータを操作し、生徒はCRTデイ
スプレイでコンピユータの出力を見るという利用
ができれば便利である。しかし、従来は、例えば
液晶デイスプレイとCRTデイスプレイのような
種類の異なる表示装置に同時に表示することがで
きる表示システムは実現されていなかつた。
本発明はこのような現状に鑑みてなされたもの
であり、その目的とするところは、種類の異なる
複数の表示装置に同時に表示を行なうことがで
き、コンピユータの利用性をより高めることがで
きるコンピユータの表示システムを提供すること
にある。
であり、その目的とするところは、種類の異なる
複数の表示装置に同時に表示を行なうことがで
き、コンピユータの利用性をより高めることがで
きるコンピユータの表示システムを提供すること
にある。
（課題を解決するための手段）
本発明のコンピユータの表示システムは、複数
種類の表示装置を有するコンピユータのための表
示システムであつて、該複数種類の表示装置のそ
れぞれに表示される複数の表示データを記憶する
ための表示記憶手段であつて、該複数の表示デー
タのそれぞれをアドレス空間の同一の領域に割り
付ける表示記憶手段と、該複数種類の表示装置の
それぞれへの表示を制御するために使用される複
数の表示制御データを記憶するための表示制御デ
ータ記憶手段であつて、該複数の表示制御データ
のそれぞれをアドレス空間の同一の領域に割り付
ける表示制御データ記憶手段と、該表示記憶手段
に記憶される該複数の表示データの内の１つの表
示データを該表示記憶手段から読み出すことを許
可し、かつ、該複数の表示データの内の他の表示
データを該表示記憶手段から読み出すことを禁止
し、該表示制御データ記憶手段に記憶される該複
数の表示制御データの内の１つの表示制御データ
を該表示制御データ記憶手段から読み出すことを
許可し、かつ、該複数の表示制御データの内の他
の表示データを該表示制御データ記憶手段から読
み出すことを禁止する読み出し禁止手段とが備え
られており、そのことにより上記目的が達成され
る。
種類の表示装置を有するコンピユータのための表
示システムであつて、該複数種類の表示装置のそ
れぞれに表示される複数の表示データを記憶する
ための表示記憶手段であつて、該複数の表示デー
タのそれぞれをアドレス空間の同一の領域に割り
付ける表示記憶手段と、該複数種類の表示装置の
それぞれへの表示を制御するために使用される複
数の表示制御データを記憶するための表示制御デ
ータ記憶手段であつて、該複数の表示制御データ
のそれぞれをアドレス空間の同一の領域に割り付
ける表示制御データ記憶手段と、該表示記憶手段
に記憶される該複数の表示データの内の１つの表
示データを該表示記憶手段から読み出すことを許
可し、かつ、該複数の表示データの内の他の表示
データを該表示記憶手段から読み出すことを禁止
し、該表示制御データ記憶手段に記憶される該複
数の表示制御データの内の１つの表示制御データ
を該表示制御データ記憶手段から読み出すことを
許可し、かつ、該複数の表示制御データの内の他
の表示データを該表示制御データ記憶手段から読
み出すことを禁止する読み出し禁止手段とが備え
られており、そのことにより上記目的が達成され
る。
（実施例）
以下に本発明を実施例について説明する。
第１図に本発明の一実施例を適用したコンピユ
ータの主要部分のブロツク図を示す。システムバ
ス２に、CPU１、システムメモリ３、液晶表示
用表示メモリ４、液晶表示における制御パラメー
タ等が格納されている表示コントロールレジスタ
５、CRT表示用表示メモリ７、およびCRT表示
における制御パラメータ等が格納されている表示
コントロールレジスタ８が接続されている。
CPU１はシステムバス２を介してこれらの構成
要素にアクセスできる。表示メモリ４および表示
メモリ７のデータが液晶デイスプレイ６および
CRTデイスプレイ９にそれぞれ表示される。シ
ステムバス２には、さらに、読み出し禁止回路１
０および１１が接続されている。読み出し禁止回
路１０は表示メモリ４および表示コントロールレ
ジスタ５からの読み出しを個別に禁止するための
回路であり、読み出し禁止回路１１は表示メモリ
７および表示コントロールレジスタ８からの読み
出しを個別に禁止するための回路である。
ータの主要部分のブロツク図を示す。システムバ
ス２に、CPU１、システムメモリ３、液晶表示
用表示メモリ４、液晶表示における制御パラメー
タ等が格納されている表示コントロールレジスタ
５、CRT表示用表示メモリ７、およびCRT表示
における制御パラメータ等が格納されている表示
コントロールレジスタ８が接続されている。
CPU１はシステムバス２を介してこれらの構成
要素にアクセスできる。表示メモリ４および表示
メモリ７のデータが液晶デイスプレイ６および
CRTデイスプレイ９にそれぞれ表示される。シ
ステムバス２には、さらに、読み出し禁止回路１
０および１１が接続されている。読み出し禁止回
路１０は表示メモリ４および表示コントロールレ
ジスタ５からの読み出しを個別に禁止するための
回路であり、読み出し禁止回路１１は表示メモリ
７および表示コントロールレジスタ８からの読み
出しを個別に禁止するための回路である。
第２図に本実施例のメモリマツプを示す。液晶
表示用表示メモリ４とCRT表示用表示メモリ７
とは、アドレス空間の同一の領域を占めている。
従つて、両表示メモリ４および７には同一の内容
が書き込まれる。すなわち、液晶デイスプレイ６
およびCRTデイスプレイ９には同じ表示がなさ
れる。第３図に本実施例のＩ／Ｏマツプを示す。
液晶表示用表示コントロールレジスタ５とCRT
表示用表示コントロールレジスタ８とは、Ｉ／Ｏ
空間内で同じアドレスが付与されている。例え
ば、表示メモリ４のデータに演算を施す場合に
は、CPU１は表示メモリ４からデータを読み出
さなければならない。読み出し禁止回路１０，１
１は、このような場合に同じアドレスを有する表
示メモリ４，７の両方からデータが読み出され、
システムバス２に含まれるデータバス上で衝突が
起こるのを防止するために設けられている。
表示用表示メモリ４とCRT表示用表示メモリ７
とは、アドレス空間の同一の領域を占めている。
従つて、両表示メモリ４および７には同一の内容
が書き込まれる。すなわち、液晶デイスプレイ６
およびCRTデイスプレイ９には同じ表示がなさ
れる。第３図に本実施例のＩ／Ｏマツプを示す。
液晶表示用表示コントロールレジスタ５とCRT
表示用表示コントロールレジスタ８とは、Ｉ／Ｏ
空間内で同じアドレスが付与されている。例え
ば、表示メモリ４のデータに演算を施す場合に
は、CPU１は表示メモリ４からデータを読み出
さなければならない。読み出し禁止回路１０，１
１は、このような場合に同じアドレスを有する表
示メモリ４，７の両方からデータが読み出され、
システムバス２に含まれるデータバス上で衝突が
起こるのを防止するために設けられている。
第４図に読み出し禁止回路１０の回路図を示
す。読み出し禁止回路１０は、２個のＤフリツプ
フロツプ２１および２２、アドレスをデコード
し、信号をＤフリツプフロツプ２１お
よび２２のクロツク端子CLKに供給するデコー
ダ２３、Ｄフリツプフロツプ２１の出力と
（メモリリード）信号との論理和をとるORゲー
ト２４、アドレスをデコーダし、信号
を出力するデコーダ２６、アドレスをデコーダし
LCDRGRD信号を出力するデコーダ２７、並び
にＤフリツプフロツプ２２の出力と（Ｉ／
Ｏリード）信号と信号との論理和を
とるORゲート２５を備えている。デコーダ２
６，２７は通常の表示システムにおいても設けら
れているものであるが、本実施例では読み出し禁
止回路１０に含めている。Ｄフリツプフロツプ２
１および２２のＤ入力には、データバスのビツト
０（D0）およびビツト１（D1）がそれぞれ入力さ
れている。ORゲート２４の出力端子は液晶表示
用表示メモリ４の（アウトプツトイネーブル）
端子に接続されている。通常の表示システムと同
様に、表示メモリ４の他の入力端子，お
よびアドレス入力には、（メモリライト）
信号、デコーダ２６によつてアドレスがデコード
されて得られる信号、およびアドレス
がそれぞれ入力されている。ORゲート２５の出
力端子は表示コントロールレジスタ５の出力段の
トライステートバツフア２８のコントロール端子
Ｇに接続されている。
す。読み出し禁止回路１０は、２個のＤフリツプ
フロツプ２１および２２、アドレスをデコード
し、信号をＤフリツプフロツプ２１お
よび２２のクロツク端子CLKに供給するデコー
ダ２３、Ｄフリツプフロツプ２１の出力と
（メモリリード）信号との論理和をとるORゲー
ト２４、アドレスをデコーダし、信号
を出力するデコーダ２６、アドレスをデコーダし
LCDRGRD信号を出力するデコーダ２７、並び
にＤフリツプフロツプ２２の出力と（Ｉ／
Ｏリード）信号と信号との論理和を
とるORゲート２５を備えている。デコーダ２
６，２７は通常の表示システムにおいても設けら
れているものであるが、本実施例では読み出し禁
止回路１０に含めている。Ｄフリツプフロツプ２
１および２２のＤ入力には、データバスのビツト
０（D0）およびビツト１（D1）がそれぞれ入力さ
れている。ORゲート２４の出力端子は液晶表示
用表示メモリ４の（アウトプツトイネーブル）
端子に接続されている。通常の表示システムと同
様に、表示メモリ４の他の入力端子，お
よびアドレス入力には、（メモリライト）
信号、デコーダ２６によつてアドレスがデコード
されて得られる信号、およびアドレス
がそれぞれ入力されている。ORゲート２５の出
力端子は表示コントロールレジスタ５の出力段の
トライステートバツフア２８のコントロール端子
Ｇに接続されている。
Ｄフリツプフロツプ２１の状態によつて、表示
メモリ４からの読み出しが可能か否かが決定され
る。すなわち、Ｄフリツプフロツプ２１の出力が
０ならば、にはが入力されるので、
MRDを０にすることによつて表示メモリ４のデ
ータをデータバス２９に読み出すことが可能であ
る。Ｄフリツプフロツプ２１の出力が１ならば、
OEには常に１が入力されるため、読み出しはで
きない。従つて、CPU１は、表示メモリ４から
の読み出しを禁止するためにはD0を１にしてお
いて、が０となる所定のアドレスをア
ドレスバスに出力し、（Ｉ／Ｏライト）信
号を０にして、Ｄフリツプフロツプ２１に１をセ
ツトすればよい。逆に、D0を０にして上記の
Ｉ／Ｏライトを行えば、読み出し禁止が解除され
る。
メモリ４からの読み出しが可能か否かが決定され
る。すなわち、Ｄフリツプフロツプ２１の出力が
０ならば、にはが入力されるので、
MRDを０にすることによつて表示メモリ４のデ
ータをデータバス２９に読み出すことが可能であ
る。Ｄフリツプフロツプ２１の出力が１ならば、
OEには常に１が入力されるため、読み出しはで
きない。従つて、CPU１は、表示メモリ４から
の読み出しを禁止するためにはD0を１にしてお
いて、が０となる所定のアドレスをア
ドレスバスに出力し、（Ｉ／Ｏライト）信
号を０にして、Ｄフリツプフロツプ２１に１をセ
ツトすればよい。逆に、D0を０にして上記の
Ｉ／Ｏライトを行えば、読み出し禁止が解除され
る。
表示コントロールレジスタ５からの読み出し
は、Ｄフリツプフロツプ２２の出力が１の時に禁
止される。D1を１にしておいて、所定のアドレ
スをアドレスバスに出力し、を０にするこ
とによつてＤフリツプフロツプ２２に１をセツト
すれば、トライステートバツフア２８はハイイン
ピーダンス状態となり、表示コントロールレジス
タ５のデータはデータバス２９へ出力されない。
は、Ｄフリツプフロツプ２２の出力が１の時に禁
止される。D1を１にしておいて、所定のアドレ
スをアドレスバスに出力し、を０にするこ
とによつてＤフリツプフロツプ２２に１をセツト
すれば、トライステートバツフア２８はハイイン
ピーダンス状態となり、表示コントロールレジス
タ５のデータはデータバス２９へ出力されない。
読み出し禁止回路１１を第５図に示す。この回
路の構成および動作は第４図の読み出し禁止回路
１０と略同様であるので、対応する部分の参照符
号の先頭に「１」を付して、それらの詳細な説明
は省略する。ただし２個のＤフリツプフロツプ１
２１および１２２のＤ入力には、読み出し禁止回
路１０のＤフリツプフロツプ２１，２２とは独立
した設定ができるように、データバスのビツト２
（D2）およびビツト３（D3）がそれぞれ入力され
ている。
路の構成および動作は第４図の読み出し禁止回路
１０と略同様であるので、対応する部分の参照符
号の先頭に「１」を付して、それらの詳細な説明
は省略する。ただし２個のＤフリツプフロツプ１
２１および１２２のＤ入力には、読み出し禁止回
路１０のＤフリツプフロツプ２１，２２とは独立
した設定ができるように、データバスのビツト２
（D2）およびビツト３（D3）がそれぞれ入力され
ている。
一例として、液晶表示用の表示メモリ４および
表示コントロールレジスタ５からデータを読み出
す手順を以下に説明する。
表示コントロールレジスタ５からデータを読み出
す手順を以下に説明する。
(1) 読み出し禁止回路１１の２個のＤフリツプフ
ロツプに１をセツトする。これによつてCRT
表示用の表示メモリ７および表示コントロール
レジスタ８からの読み出しは禁止される。
ロツプに１をセツトする。これによつてCRT
表示用の表示メモリ７および表示コントロール
レジスタ８からの読み出しは禁止される。
(2) 読み出し禁止回路１０の２個のＤフリツプフ
ロツプ２１，２２に０をセツトし、液晶表示用
の表示メモリ４および表示コントロールレジス
タ５からの読み出しを許可する。
ロツプ２１，２２に０をセツトし、液晶表示用
の表示メモリ４および表示コントロールレジス
タ５からの読み出しを許可する。
(3) データを読み出す。この時、CRT表示用の
表示メモリ７および表示コントロールレジスタ
８からの読み出しは禁止されているので、表示
メモリ４および表示コントロールレジスタ５の
データがデータバス２９上に出力される。
表示メモリ７および表示コントロールレジスタ
８からの読み出しは禁止されているので、表示
メモリ４および表示コントロールレジスタ５の
データがデータバス２９上に出力される。
本実施例においては、読み出し禁止回路１０お
よび１１はそれぞれ２個のＤフリツプフロツプを
備え、表示メモリと表示コントロールレジスタと
を個別に読み出し禁止にすることができるように
構成されているが、読み出し禁止回路が備えるＤ
フリツプフロツプを１個とし、表示メモリと表示
コントロールレジスタとを一括して読み出し禁止
にする構成をとることもできる。また、本実施例
は２種類の表示装置のための表示システムである
が、３種類以上の表示装置を設けることや、同種
の表示装置を複数台設けることももちろん可能で
ある。
よび１１はそれぞれ２個のＤフリツプフロツプを
備え、表示メモリと表示コントロールレジスタと
を個別に読み出し禁止にすることができるように
構成されているが、読み出し禁止回路が備えるＤ
フリツプフロツプを１個とし、表示メモリと表示
コントロールレジスタとを一括して読み出し禁止
にする構成をとることもできる。また、本実施例
は２種類の表示装置のための表示システムである
が、３種類以上の表示装置を設けることや、同種
の表示装置を複数台設けることももちろん可能で
ある。
（発明の効果）
本発明によれば、簡単な回路によつて、種類の
異なる複数の表示装置に同時に表示を行なうこと
ができ、データを読み出す際の表示記憶手段およ
び表示制御データ記憶手段の選択制御が可能とな
るので、コンピユータの利用性をより高めること
ができるコンピユータの表示システムを実現する
ことができる。本発明の表示システムにおいて
は、複数の表示記憶手段がアドレス空間の同一の
領域に割り付けられているので、既存のアドレス
空間を拡張することなく複数種類の表示装置への
表示を行なうことができる。
異なる複数の表示装置に同時に表示を行なうこと
ができ、データを読み出す際の表示記憶手段およ
び表示制御データ記憶手段の選択制御が可能とな
るので、コンピユータの利用性をより高めること
ができるコンピユータの表示システムを実現する
ことができる。本発明の表示システムにおいて
は、複数の表示記憶手段がアドレス空間の同一の
領域に割り付けられているので、既存のアドレス
空間を拡張することなく複数種類の表示装置への
表示を行なうことができる。
第１図は本発明の一実施例が適用されたコンピ
ユータの主要部分のブロツク図、第２図は第１図
のコンピユータのメモリアツプを示す図、第３図
は第１図のコンピユータのＩ／Ｏマツプを示す
図、第４図は読み出し禁止回路の一例の回路図、
第５図は読み出し禁止回路の他の例の回路図であ
る。 １……CPU、２……システムバス、３……シ
ステムメモリ、４，７……表示メモリ、５，８…
…表示コントロールレジスタ、６……液晶デイス
プレイ、９……CRTデイスプレイ、１０，１１
……読み出し禁止回路。
ユータの主要部分のブロツク図、第２図は第１図
のコンピユータのメモリアツプを示す図、第３図
は第１図のコンピユータのＩ／Ｏマツプを示す
図、第４図は読み出し禁止回路の一例の回路図、
第５図は読み出し禁止回路の他の例の回路図であ
る。 １……CPU、２……システムバス、３……シ
ステムメモリ、４，７……表示メモリ、５，８…
…表示コントロールレジスタ、６……液晶デイス
プレイ、９……CRTデイスプレイ、１０，１１
……読み出し禁止回路。
Claims (1)
- 【特許請求の範囲】 １ 複数種類の表示装置を有するコンピユータの
ための表示システムであつて、 該複数種類の表示装置のそれぞれに表示される
複数の表示データを記憶するための表示記憶手段
であつて、該複数の表示データのそれぞれをアド
レス空間の同一の領域に割り付ける表示記憶手段
と、 該複数種類の表示装置のそれぞれへの表示を制
御するために使用される複数の表示制御データを
記憶するための表示制御データ記憶手段であつ
て、該複数の表示制御データのそれぞれをアドレ
ス空間の同一の領域に割り付ける表示制御データ
記憶手段と、 該表示記憶手段に記憶される該複数の表示デー
タの内の１つの表示データを該表示記憶手段から
読み出すことを許可し、かつ、該複数の表示デー
タの内の他の表示データを該表示記憶手段から読
み出すことを禁止し、該表示制御データ記憶手段
に記憶される該複数の表示制御データの内の１つ
の表示制御データを該表示制御データ記憶手段か
ら読み出すことを許可し、かつ、該複数の表示制
御データの内の他の表示データを該表示制御デー
タ記憶手段から読み出すことを禁止する読み出し
禁止手段とを備えている表示システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6668888A JPH01239624A (ja) | 1988-03-18 | 1988-03-18 | コンピュータの表示システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6668888A JPH01239624A (ja) | 1988-03-18 | 1988-03-18 | コンピュータの表示システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01239624A JPH01239624A (ja) | 1989-09-25 |
| JPH0577094B2 true JPH0577094B2 (ja) | 1993-10-26 |
Family
ID=13323122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6668888A Granted JPH01239624A (ja) | 1988-03-18 | 1988-03-18 | コンピュータの表示システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01239624A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59125782A (ja) * | 1982-12-29 | 1984-07-20 | 富士通株式会社 | デイスプレイコントロ−ラのメモリ制御方式 |
| JPS61282886A (ja) * | 1985-06-07 | 1986-12-13 | キヤノン株式会社 | 情報処理装置 |
-
1988
- 1988-03-18 JP JP6668888A patent/JPH01239624A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01239624A (ja) | 1989-09-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4128234B2 (ja) | メモリ素子、処理システム、メモリ素子を制御する方法およびダイナミックランダムアクセスメモリを操作する方法 | |
| JPH0612863A (ja) | デュアルポートｄｒａｍ | |
| JP2554785B2 (ja) | 表示駆動制御用集積回路及び表示システム | |
| US5768491A (en) | Display controller with enhanced video window clipping | |
| JPH04242790A (ja) | 電子機器 | |
| JPH0746308B2 (ja) | 表示制御装置およびマイクロコンピュータ・システム | |
| US6466216B1 (en) | Computer system with optimized display control | |
| TW397960B (en) | A memory with optimized memory space and wide data input/output and systems and methods using the same | |
| JPH01239624A (ja) | コンピュータの表示システム | |
| US6425020B1 (en) | Systems and methods for passively transferring data across a selected single bus line independent of a control circuitry | |
| JPS58125284A (ja) | メモリのアクセス方法 | |
| JP2990163B1 (ja) | 記憶表示装置 | |
| JP2968636B2 (ja) | マイクロコンピュータ | |
| JPH05265419A (ja) | 表示制御装置 | |
| JPH04192175A (ja) | 画面表示装置 | |
| JPS62267793A (ja) | ビツトマツプデイスプレイ装置 | |
| JPH03226847A (ja) | コンピュータシステム | |
| JPH04287118A (ja) | 複数画面制御装置 | |
| JPS61204685A (ja) | ビデオｒａｍのアクセス方法 | |
| JPS6217250B2 (ja) | ||
| JPS6321211B2 (ja) | ||
| JPH0447589A (ja) | 半導体メモリ | |
| JPH02123480A (ja) | マイクロコンピュータ | |
| JPS62226345A (ja) | 入出力メモリアクセス用ｌｓｉ | |
| JPS6064389A (ja) | デ−タ表示方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |