JPH0578945B2 - - Google Patents
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- JPH0578945B2 JPH0578945B2 JP59224087A JP22408784A JPH0578945B2 JP H0578945 B2 JPH0578945 B2 JP H0578945B2 JP 59224087 A JP59224087 A JP 59224087A JP 22408784 A JP22408784 A JP 22408784A JP H0578945 B2 JPH0578945 B2 JP H0578945B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- electrode
- channel layer
- electrons
- drain electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/05—Manufacture or treatment characterised by using material-based technologies using Group III-V technology
Landscapes
- Semiconductor Memories (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、複数のヘテロ界面に生成される二次
元電子ガス（以下2DEGとする）層間で電子の遣
り取りを行わせる形式の半導体記憶装置の駆動方
法に関する。
元電子ガス（以下2DEGとする）層間で電子の遣
り取りを行わせる形式の半導体記憶装置の駆動方
法に関する。
従来、多くの形式の半導体記憶装置が知られて
いる。
いる。
例えばMIS（metal insulator semiconductor）
電界効果型トランジスタにフローテイング・ゲー
トを組み合わせた不揮発性MISメモリやCMOS
（complementary metaloxidesemiconductror）
を用いたダイナミツクRAM（dynamic random
access memory）或いはスタテイツクRAM
（staic random access memory）等が知られて
いる。
電界効果型トランジスタにフローテイング・ゲー
トを組み合わせた不揮発性MISメモリやCMOS
（complementary metaloxidesemiconductror）
を用いたダイナミツクRAM（dynamic random
access memory）或いはスタテイツクRAM
（staic random access memory）等が知られて
いる。
然しながら、前記不揮発性MISメモリは書き込
みに高電圧或いは長時間を必要とし、また、ダイ
ナミツクRAM或いはstaticRAMは多数の素子を
必要とする等、種々の欠点があり、そして、総体
的に言えることは、まだまだスピードに関しては
満足すべき状態にはないことである。
みに高電圧或いは長時間を必要とし、また、ダイ
ナミツクRAM或いはstaticRAMは多数の素子を
必要とする等、種々の欠点があり、そして、総体
的に言えることは、まだまだスピードに関しては
満足すべき状態にはないことである。
本発明は、従来の如何なる半導体記憶装置より
も高速で書き込み及び読み出しが可能である半導
体記憶装置を提供する。
も高速で書き込み及び読み出しが可能である半導
体記憶装置を提供する。
本発明は、半導体基板上に順次形成されたノン
ドープガリウム砒素からなる第１チヤネル層、ｎ
型アルミニウムガリウム砒素からなる電子供給層
及びノンドープガリウム砒素からなる第２チヤネ
ル層と、該第２チヤネル層上に選択的に形成され
たシヨツトキゲート電極と、前記第１チヤネル層
と電子供給層との界面に沿つた該第１チヤネル層
内に生成された第１の２次元電子ガス層の両端部
に前記ゲート電極を挟んでそれぞれ接続された第
１のソース電極及び第１のドレイン電極と、前記
電子供給層と第２チヤネル層との界面に沿つた該
第２チヤネル層内に生成された第２の２次元電子
ガス層の両端部に前記ゲート電極を挟んでそれぞ
れ接続された第２のソース電極及び第２のドレイ
ン電極を有し、無バイアス時、前記第１の２次元
電子ガス層には電子が存在し、前記第２の２次元
電子ガス層にには電子が存在しないように構成さ
れた半導体記憶装置の駆動方法であつて、前記第
１のソース電極と第１のドレイン電極間に電界を
印加して前記第１チヤネル層内にホツトエレクト
ロンを生成し、さらに前記ゲート電極に正の電位
を印加することで該ホツトエレクトロンを前記第
２チヤネル層へ遷移させることにより、情報を書
き込む工程と、前記第２のソース電極と第２のド
レイン電極間に電圧を印加し、該電極間の導通の
有無を検知することにより、情報を読出す工程
と、前記第２のソース電極と第２のドレイン電極
間に電界を印加して前記第２チヤネル層内にホツ
トエレクトロンを生成し、さらに該ホツトエレク
トロンを前記第１チヤネル層へ遷移させることに
より、情報を消去する工程を有する半導体記憶装
置の駆動方法により前記目的を達成している。
ドープガリウム砒素からなる第１チヤネル層、ｎ
型アルミニウムガリウム砒素からなる電子供給層
及びノンドープガリウム砒素からなる第２チヤネ
ル層と、該第２チヤネル層上に選択的に形成され
たシヨツトキゲート電極と、前記第１チヤネル層
と電子供給層との界面に沿つた該第１チヤネル層
内に生成された第１の２次元電子ガス層の両端部
に前記ゲート電極を挟んでそれぞれ接続された第
１のソース電極及び第１のドレイン電極と、前記
電子供給層と第２チヤネル層との界面に沿つた該
第２チヤネル層内に生成された第２の２次元電子
ガス層の両端部に前記ゲート電極を挟んでそれぞ
れ接続された第２のソース電極及び第２のドレイ
ン電極を有し、無バイアス時、前記第１の２次元
電子ガス層には電子が存在し、前記第２の２次元
電子ガス層にには電子が存在しないように構成さ
れた半導体記憶装置の駆動方法であつて、前記第
１のソース電極と第１のドレイン電極間に電界を
印加して前記第１チヤネル層内にホツトエレクト
ロンを生成し、さらに前記ゲート電極に正の電位
を印加することで該ホツトエレクトロンを前記第
２チヤネル層へ遷移させることにより、情報を書
き込む工程と、前記第２のソース電極と第２のド
レイン電極間に電圧を印加し、該電極間の導通の
有無を検知することにより、情報を読出す工程
と、前記第２のソース電極と第２のドレイン電極
間に電界を印加して前記第２チヤネル層内にホツ
トエレクトロンを生成し、さらに該ホツトエレク
トロンを前記第１チヤネル層へ遷移させることに
より、情報を消去する工程を有する半導体記憶装
置の駆動方法により前記目的を達成している。
この構成に於ける2DEG層間で遣り取りされる
電子のスピードは極めて速く、従つて、この半導
体記憶装置に於ける書き込み及び読み出しは高速
で行うことができる。
電子のスピードは極めて速く、従つて、この半導
体記憶装置に於ける書き込み及び読み出しは高速
で行うことができる。
第１図は本発明一実施例の半導体記憶装置を表
す要部切断側面図である。
す要部切断側面図である。
図に於いて、１は半絶縁性GaAs基板、２はノ
ン・ドープのGaAs半導体層、３はｎ型AlGaAs
バリヤ層、４はノン・ドープのGaAs半導体層、
５はノン・ドープのAlGaAs半導体層、６及び７
は合金化コンタクト領域、８，９はn+型GaAsコ
ンタクト層、１０及び１１は第１の2DEG層及び
第２の2DEG層、Ｇはゲート電極、Ｓ１及びＳ２
はソース電極、Ｄ１及びＤ２はドレイン電極、
BL１は読み出し用ビツト線、BL２は書き込み用
ビツト線、WLはワード線、VSL１及びVSL２は
一定電位（通常は接地）の電源線をそれぞれ示し
ている。この実施例は本発明の半導体記憶装置に
於ける基本的構造を有している。
ン・ドープのGaAs半導体層、３はｎ型AlGaAs
バリヤ層、４はノン・ドープのGaAs半導体層、
５はノン・ドープのAlGaAs半導体層、６及び７
は合金化コンタクト領域、８，９はn+型GaAsコ
ンタクト層、１０及び１１は第１の2DEG層及び
第２の2DEG層、Ｇはゲート電極、Ｓ１及びＳ２
はソース電極、Ｄ１及びＤ２はドレイン電極、
BL１は読み出し用ビツト線、BL２は書き込み用
ビツト線、WLはワード線、VSL１及びVSL２は
一定電位（通常は接地）の電源線をそれぞれ示し
ている。この実施例は本発明の半導体記憶装置に
於ける基本的構造を有している。
この半導体記憶装置に於けるダブル・ヘテロ構
造を得るには、半絶縁性GaAs基板１上にMBE
（molecular beam epitaxy）法を適用すること
により、GaAs／ｎ−AlGaAs／GaAsを成長させ
ることに依つて得られる。
造を得るには、半絶縁性GaAs基板１上にMBE
（molecular beam epitaxy）法を適用すること
により、GaAs／ｎ−AlGaAs／GaAsを成長させ
ることに依つて得られる。
第１の2DEG層１０に対するオーミツク・コン
タクト電極であるソース電極Ｓ１及びドレイン電
極Ｄ１は、例えば、n+型GaAsコンタクト層８及
び９を選択的に再成長させ、その上に例えば蒸着
法を適用して金・ゲルマニウム／金（Au・Ge／
Au）からなる電極を形成することに依つて得ら
れる。
タクト電極であるソース電極Ｓ１及びドレイン電
極Ｄ１は、例えば、n+型GaAsコンタクト層８及
び９を選択的に再成長させ、その上に例えば蒸着
法を適用して金・ゲルマニウム／金（Au・Ge／
Au）からなる電極を形成することに依つて得ら
れる。
第２の2DEG層１１に対するオーミツク・コン
タクト電極であるソース電極Ｓ２及びドレイン電
極Ｄ２は、電極形成予定部分の周辺を選択的にエ
ツチングし、その上に例えば蒸着法を適用して
Au・Ge／Auからなる電極を形成して合金化す
ることに依つて合金化コンタクト領域６及び７を
形成して完成する。
タクト電極であるソース電極Ｓ２及びドレイン電
極Ｄ２は、電極形成予定部分の周辺を選択的にエ
ツチングし、その上に例えば蒸着法を適用して
Au・Ge／Auからなる電極を形成して合金化す
ることに依つて合金化コンタクト領域６及び７を
形成して完成する。
ゲート電極Ｇはアルミニウム（Al）を蒸着す
ることに依つて形成される。
ることに依つて形成される。
第２図は第１図に示した本発明一実施例の半導
体記憶装置に於いて、ｎ型AlGaAsバリヤ層３を
介して第１の2DEG層１０及び第２の2DEG層１
１間で電子の遣り取りをする状態を表す要部説明
図である。
体記憶装置に於いて、ｎ型AlGaAsバリヤ層３を
介して第１の2DEG層１０及び第２の2DEG層１
１間で電子の遣り取りをする状態を表す要部説明
図である。
第３図は本発明実施例の無バイアス状態に於け
るゲート電極下のエネルギ・バンド・ダイヤグラ
ムであり、これは、第１図に関して説明した実施
例に比較すると実際に用いられる構造に即してい
る為、構造がより具体的になつている。
るゲート電極下のエネルギ・バンド・ダイヤグラ
ムであり、これは、第１図に関して説明した実施
例に比較すると実際に用いられる構造に即してい
る為、構造がより具体的になつている。
図に於いて、２１はAlのゲート電極、２２は
厚さが〜500〔Å〕程度であるノン・ドープの
Al0.3Ga0.7As半導体層、２３は厚さが〜100〔Å〕
程度であるノン・ドープGaAs半導体層、２４は
厚さが〜60〔Å〕程度であるノン・ドープのAl0.3
Ga0.7As半導体層、２５は厚さが〜100〔Å〕のｎ
型Al Ga As半導体層、２６は厚さ200〔Å〕のノ
ン・ドープのAl0.3Ga0.7As半導体層、２７は厚さ
が60〔Å〕のｎ型Al0.3Ga0.7As半導体層、２８は
厚さが60〔Å〕のノン・ドープのAl0.3Ga0.7半導体
層、２９は厚さ6000〔Å〕のノン・ドープの
GaAs半導体層、３０は第２の2DEG層（第１図
では第２の2DEG層１１に相当）をそれぞれ示し
ている。尚、第１図に見られるｎ型AlGaAsバリ
ヤ層３に相当するバリヤ部分は、ノン・ドープ
Al0.3Ga0.7As半導体層２４、ｎ型Al0.3Ga0.7As半
導体層２５、ノン・ドープAl0.3Ga0.7As半導体層
２６、ｎ型Al0.3Ga0.7As半導体層２７、ノン・ド
ープAl0.3Ga0.7As半導体層２８で構成されてい
る。
厚さが〜500〔Å〕程度であるノン・ドープの
Al0.3Ga0.7As半導体層、２３は厚さが〜100〔Å〕
程度であるノン・ドープGaAs半導体層、２４は
厚さが〜60〔Å〕程度であるノン・ドープのAl0.3
Ga0.7As半導体層、２５は厚さが〜100〔Å〕のｎ
型Al Ga As半導体層、２６は厚さ200〔Å〕のノ
ン・ドープのAl0.3Ga0.7As半導体層、２７は厚さ
が60〔Å〕のｎ型Al0.3Ga0.7As半導体層、２８は
厚さが60〔Å〕のノン・ドープのAl0.3Ga0.7半導体
層、２９は厚さ6000〔Å〕のノン・ドープの
GaAs半導体層、３０は第２の2DEG層（第１図
では第２の2DEG層１１に相当）をそれぞれ示し
ている。尚、第１図に見られるｎ型AlGaAsバリ
ヤ層３に相当するバリヤ部分は、ノン・ドープ
Al0.3Ga0.7As半導体層２４、ｎ型Al0.3Ga0.7As半
導体層２５、ノン・ドープAl0.3Ga0.7As半導体層
２６、ｎ型Al0.3Ga0.7As半導体層２７、ノン・ド
ープAl0.3Ga0.7As半導体層２８で構成されてい
る。
第３図に於いては、半導体記憶装置が無バイア
スである場合、第１の2DEG層が形成されず、従
つて、第１図に示されている上側のチヤネルは不
導通状態、即ち、オフになつているものを例示し
ている。
スである場合、第１の2DEG層が形成されず、従
つて、第１図に示されている上側のチヤネルは不
導通状態、即ち、オフになつているものを例示し
ている。
第３図に関して説明した実施例に於いて書き込
みを行う場合について第４図を参照しつつ説明す
る。
みを行う場合について第４図を参照しつつ説明す
る。
第４図は書き込み時に於けるバリヤ部分近傍の
エネルギ・バンド・ダイヤグラムであり、第３図
に関して説明した部分と同部分は同記号で指示し
てある。
エネルギ・バンド・ダイヤグラムであり、第３図
に関して説明した部分と同部分は同記号で指示し
てある。
図に於いて、３１は第１の2DEG層、３２はバ
リヤ部分を示している。
リヤ部分を示している。
さて、図に見られるように、ゲート電極２１に
（＋）電極を印加すると共に第２の2DEG層３０
にコンタクトしているソース電極及びドレイン電
極（第１図に於けるソース電極Ｓ２及びドレイン
電極Ｄ２に相当）間に電場を加えることに依つて
達成される。
（＋）電極を印加すると共に第２の2DEG層３０
にコンタクトしているソース電極及びドレイン電
極（第１図に於けるソース電極Ｓ２及びドレイン
電極Ｄ２に相当）間に電場を加えることに依つて
達成される。
即ち、前記ソース電極及びドレイン電極間の電
場に依つて第２のDEG層３０に於ける一部の電
子は加速されてホツト化され、AlGaAsのポテン
シヤル・バリヤである〜0.3〔eV〕を越す運動エ
ネルギを獲得するが、その電子はゲート電極２１
に依る電場に引かれてゲート電極２１に近い側で
ある上側のチヤネルに落ち、そこで第１の2DEG
層３１を形成するものであり、これで書き込みが
行われたことになる。
場に依つて第２のDEG層３０に於ける一部の電
子は加速されてホツト化され、AlGaAsのポテン
シヤル・バリヤである〜0.3〔eV〕を越す運動エ
ネルギを獲得するが、その電子はゲート電極２１
に依る電場に引かれてゲート電極２１に近い側で
ある上側のチヤネルに落ち、そこで第１の2DEG
層３１を形成するものであり、これで書き込みが
行われたことになる。
この書き込みに要する時間は、
第２の2DEG層３０に於ける一部の電子がホ
ツト化するのに要する時間τ1 ホツト化した電子が、バリヤ部分３２を構成
するAlGlAs中をドリフトで走行する時間τ2 の和であるが、前記については、第２の2DEG
層３０に於けるキヤリヤ移動度が極めて高く、散
乱を生じ難いことを考えれば、略自由電子の加速
と見倣して良く、 dv／dt＝eE／Ｍ＊或いはｖ＝eE／Ｍ＊ で与えられる。ここで、 ｅ＝1.6×10-19〔Ｃ〕 Ｍ＊＝0.067×9.1×10-31〔Kg〕 であり、また、電場Ｅは、前記ソース電極及びド
レイン電極間の距離が2.5〔μｍ〕でその間に印加
される電圧が１〔Ｖ〕である場合に於いて４×105
〔Ｖ／ｍ〕である。
ツト化するのに要する時間τ1 ホツト化した電子が、バリヤ部分３２を構成
するAlGlAs中をドリフトで走行する時間τ2 の和であるが、前記については、第２の2DEG
層３０に於けるキヤリヤ移動度が極めて高く、散
乱を生じ難いことを考えれば、略自由電子の加速
と見倣して良く、 dv／dt＝eE／Ｍ＊或いはｖ＝eE／Ｍ＊ で与えられる。ここで、 ｅ＝1.6×10-19〔Ｃ〕 Ｍ＊＝0.067×9.1×10-31〔Kg〕 であり、また、電場Ｅは、前記ソース電極及びド
レイン電極間の距離が2.5〔μｍ〕でその間に印加
される電圧が１〔Ｖ〕である場合に於いて４×105
〔Ｖ／ｍ〕である。
前記AlGaAsに於けるポテンシヤル・バリヤで
ある0.3〔eV〕を越える運動エネルギに対応する
電子の速度ｖは略106〔ｍ／秒〕であり、前記各デ
ータから、電子のホツト化に要する時間τ1として
は、 τ1≒１×10-12〔秒〕＝１〔ｐ秒〕 が得られる。
ある0.3〔eV〕を越える運動エネルギに対応する
電子の速度ｖは略106〔ｍ／秒〕であり、前記各デ
ータから、電子のホツト化に要する時間τ1として
は、 τ1≒１×10-12〔秒〕＝１〔ｐ秒〕 が得られる。
また、電子がバリヤ部分３２に於けるAlGaAs
中でドリフトに依つて走行するのに要する時間τ2
は、電場が106〔Ｖ／ｍ〕程度のとき１〔ｐ秒〕以
下であることが知られている。従つて、ゲート電
極２１に於ける電位を下側、即ち、ゲート電極２
１から離れた側のチヤネルに対して、 〜0.1〔μm〕×106〔Ｖ／ｍ〕 ＝0.1〔Ｖ〕 （0.1〔μm〕：ゲート電極２１から下側のチヤネル
までの距離） 程度に高く保つことに依り、ここでの電子の走行
時間τ2も１〔ｐ秒〕以下にすることができる。
中でドリフトに依つて走行するのに要する時間τ2
は、電場が106〔Ｖ／ｍ〕程度のとき１〔ｐ秒〕以
下であることが知られている。従つて、ゲート電
極２１に於ける電位を下側、即ち、ゲート電極２
１から離れた側のチヤネルに対して、 〜0.1〔μm〕×106〔Ｖ／ｍ〕 ＝0.1〔Ｖ〕 （0.1〔μm〕：ゲート電極２１から下側のチヤネル
までの距離） 程度に高く保つことに依り、ここでの電子の走行
時間τ2も１〔ｐ秒〕以下にすることができる。
前記結果を綜合すると、書き込みに要する時間
は、τ1＋τ2＜２〔ｐ秒〕であつて、著しく短い。
は、τ1＋τ2＜２〔ｐ秒〕であつて、著しく短い。
第５図は記憶状態に於けるバリヤ部分近傍のエ
ネルギ・バンド・ダイヤグラムであり、第３図及
び第４図に関して説明した部分と同部分は同記号
で指示してある。
ネルギ・バンド・ダイヤグラムであり、第３図及
び第４図に関して説明した部分と同部分は同記号
で指示してある。
図に於いて、EFGはゲートに於けるフエルミ・
レベル、EF1は第１の2DEG層３１に於けるフエ
ルミ・レベル、EF2の第２の2DEG層３０に於け
るフエルミ・レベルをそれぞれ示している。尚、
EF2＝EFGである。
レベル、EF1は第１の2DEG層３１に於けるフエ
ルミ・レベル、EF2の第２の2DEG層３０に於け
るフエルミ・レベルをそれぞれ示している。尚、
EF2＝EFGである。
記憶状態では、書き込み時に印加されたバイア
ス電圧は全て除去され、蓄積された電荷の影響に
依つて上側のチヤネル、従つて、第１の2DEG層
３１に於ける電位が低下、即ち、フエルミ・レベ
ルＥが上昇している。
ス電圧は全て除去され、蓄積された電荷の影響に
依つて上側のチヤネル、従つて、第１の2DEG層
３１に於ける電位が低下、即ち、フエルミ・レベ
ルＥが上昇している。
前記記憶状態では、第１の2DEG層３１の存在
で、それにコンタクトしているソース電極及びド
レイン電極（第１図に於けるソース電極Ｓ１及び
ドレイン電極Ｄ１に相当する）間に導通がある。
で、それにコンタクトしているソース電極及びド
レイン電極（第１図に於けるソース電極Ｓ１及び
ドレイン電極Ｄ１に相当する）間に導通がある。
従つて、この半導体記憶装置に於ける読み出し
を行うには、 ソース電極Ｓ１及びドレイン電極Ｄ１に相当
するソース電極及びドレイン電極をソース電極
Ｓ２及びドレイン電極Ｄ２に相当するソース電
極及びドレイン電極とゲート電極２１とから分
離しておき、ソース電極Ｓ１及びドレイン電極
Ｄ１に相当するソース電極及びドレイン電極間
の導通を検出する。
を行うには、 ソース電極Ｓ１及びドレイン電極Ｄ１に相当
するソース電極及びドレイン電極をソース電極
Ｓ２及びドレイン電極Ｄ２に相当するソース電
極及びドレイン電極とゲート電極２１とから分
離しておき、ソース電極Ｓ１及びドレイン電極
Ｄ１に相当するソース電極及びドレイン電極間
の導通を検出する。
ソース電極Ｓ１及びＳ２に相当する各ソース
電極の間における電位差を検出する。それに
は、例えば、その各ソース電極間に高インピー
ダンスの電圧計を接続しても良い。
電極の間における電位差を検出する。それに
は、例えば、その各ソース電極間に高インピー
ダンスの電圧計を接続しても良い。
の二つの方法が考えられる。
第６図は書き込み情報の消去時に於けるバリヤ
部分近傍のエネルギ・バンド・ダイヤグラムであ
り、第３図乃至第５図に関して説明した部分と同
部分は同記号で指示してある。
部分近傍のエネルギ・バンド・ダイヤグラムであ
り、第３図乃至第５図に関して説明した部分と同
部分は同記号で指示してある。
この場合の動作は、書き込み時と全く逆であ
り、ソース電極Ｓ１及びドレイン電極Ｄ１に相当
するソース電極及びドレイン電極間に電圧を印加
して第１の2DEG層３１に於ける電子をホツト化
する。第１の2DEG層３１に電子の蓄積が在る間
はバリヤ部分３２に電場が存在し、ホツト化され
た電子は第２の2DEG層３０の方へドリフトされ
る。消去に要する時間は、書き込みに要する時間
よりも若干長くなるが略同程度である。
り、ソース電極Ｓ１及びドレイン電極Ｄ１に相当
するソース電極及びドレイン電極間に電圧を印加
して第１の2DEG層３１に於ける電子をホツト化
する。第１の2DEG層３１に電子の蓄積が在る間
はバリヤ部分３２に電場が存在し、ホツト化され
た電子は第２の2DEG層３０の方へドリフトされ
る。消去に要する時間は、書き込みに要する時間
よりも若干長くなるが略同程度である。
以上の説明で判るように、この半導体記憶装置
では、書き込み或いは消去に要する時間は、ごく
大雑把に見積もつても、10〔ｐ秒〕以下であつて
極めて短時間である。
では、書き込み或いは消去に要する時間は、ごく
大雑把に見積もつても、10〔ｐ秒〕以下であつて
極めて短時間である。
ところで、第１図に関して説明した実施例を製
造する場合、選択的再成長の技術を用いたものを
例示したが、本発明に依る半導体記憶装置は、そ
のような特殊な技術を適用しなくても製造するこ
とが可能である。
造する場合、選択的再成長の技術を用いたものを
例示したが、本発明に依る半導体記憶装置は、そ
のような特殊な技術を適用しなくても製造するこ
とが可能である。
第７図は連続成長法を適用して製造することが
できる実施例の要部切断側面図であり、第１図に
関して説明した部分と同部分は同記号で指示して
いる。
できる実施例の要部切断側面図であり、第１図に
関して説明した部分と同部分は同記号で指示して
いる。
図に於いて、４１はp+型GaAs埋め込み層、４
２はｎ型AGaAs半導体層５上に連続成長に依つ
て形成された錫（Sn）を例えば〜１×1019〔cm-3〕
程度にドープしたn+型GaAs半導体層、４３は合
金化領域、BGはバツク・ゲート・バイアス電極
をそれぞれ示している。
２はｎ型AGaAs半導体層５上に連続成長に依つ
て形成された錫（Sn）を例えば〜１×1019〔cm-3〕
程度にドープしたn+型GaAs半導体層、４３は合
金化領域、BGはバツク・ゲート・バイアス電極
をそれぞれ示している。
本実施例に於けるソース電極Ｓ１及びドレイン
電極Ｄ１の形成は、n+型GaAs半導体層４２上に
Au・Ge或いはAu等の電極材料を被着すること
に依つて形成する。尚、この時、合金化の熱処理
は行わない。
電極Ｄ１の形成は、n+型GaAs半導体層４２上に
Au・Ge或いはAu等の電極材料を被着すること
に依つて形成する。尚、この時、合金化の熱処理
は行わない。
ゲート電極Ｇは、ゲート電極形成予定部分に存
在するn+型GaAs半導体層をエツチングに依つて
除去し、露出されたｎ型AlGaAs半導体層５の一
部表面にAlを被着して形成する。
在するn+型GaAs半導体層をエツチングに依つて
除去し、露出されたｎ型AlGaAs半導体層５の一
部表面にAlを被着して形成する。
ソース電極Ｓ２及びドレイン電極Ｄ２に関して
は、第１図に示した実施例と同様に合金化処理を
行うものとする。
は、第１図に示した実施例と同様に合金化処理を
行うものとする。
第１図に見られる実施例では、書き込み時に於
けるゲート電圧は、ゲート電極Ｇとソース電極２
及びドレイン電極Ｄ２間のチヤネルに加わるよう
になつていて、この場合、ソース及びドレイン間
は、2DEG層の高電子移動度に起因する高電気伝
導度（〜100〔Ω／□〕）の為、略等電位であると
仮定したが、実際には、バイアスが電極に集中さ
れ、ゲート電極Ｇと前記チヤネル間には充分なバ
イアスが印加されない可能性がある。
けるゲート電圧は、ゲート電極Ｇとソース電極２
及びドレイン電極Ｄ２間のチヤネルに加わるよう
になつていて、この場合、ソース及びドレイン間
は、2DEG層の高電子移動度に起因する高電気伝
導度（〜100〔Ω／□〕）の為、略等電位であると
仮定したが、実際には、バイアスが電極に集中さ
れ、ゲート電極Ｇと前記チヤネル間には充分なバ
イアスが印加されない可能性がある。
このような問題を回避する為、第７図に示した
実施例では、p+（或いはn+）型GaAs埋め込み層
４１を形成し、バツク・ゲート・バイアスを加え
るようにしている。
実施例では、p+（或いはn+）型GaAs埋め込み層
４１を形成し、バツク・ゲート・バイアスを加え
るようにしている。
この場合、バツク・ゲート・バイアス電極BG
を引き出すには、ｐ型バツク・ゲートであれば、
選択電極材料、即ち、ｐ型半導体のみとオーミツ
ク・コンタクトを形成するAu亜鉛（Zn）を用い
て合金化すれば良い。尚、ｎ型バツク・ゲートで
あれば、バツク・ゲート・バイアス電極BGを何
等かの手段で第２の2DEG層３０から分離する必
要がある。
を引き出すには、ｐ型バツク・ゲートであれば、
選択電極材料、即ち、ｐ型半導体のみとオーミツ
ク・コンタクトを形成するAu亜鉛（Zn）を用い
て合金化すれば良い。尚、ｎ型バツク・ゲートで
あれば、バツク・ゲート・バイアス電極BGを何
等かの手段で第２の2DEG層３０から分離する必
要がある。
第８図ａ乃至ｄは第１図に関して説明した実施
例に於いて、二つの2DEG層を分離する為のｎ型
AlGaAsからなるバリヤ部分の変形例を表す図で
あり、簡単化する為、バンドの曲がりを省略した
エネルギ・バンド・ダイヤグラムのかたちで示し
てある。尚、第１図に関して説明した部分と同部
分は同記号で指示してある。
例に於いて、二つの2DEG層を分離する為のｎ型
AlGaAsからなるバリヤ部分の変形例を表す図で
あり、簡単化する為、バンドの曲がりを省略した
エネルギ・バンド・ダイヤグラムのかたちで示し
てある。尚、第１図に関して説明した部分と同部
分は同記号で指示してある。
各図に於いて破線のハツチングを施した部分は
シリコン（Si）をドープしたAlGaAs半導体層を
示し、また、矢印方向が上側、即ち、ゲート電磁
方向である。
シリコン（Si）をドープしたAlGaAs半導体層を
示し、また、矢印方向が上側、即ち、ゲート電磁
方向である。
第８図ａはSiをドープしたAlGaAs半導体層３
を上側のヘテロ界面から著しく離隔させるように
した例であり、例えば〜300〔Å〕程度も遠ざける
ようにしている。
を上側のヘテロ界面から著しく離隔させるように
した例であり、例えば〜300〔Å〕程度も遠ざける
ようにしている。
第８図ｂはバリヤ層３以外のヘテロ界面から
2DEGを供給するようにした例である。
2DEGを供給するようにした例である。
第８図ｃは電子供給用のAlxGa1-xAs半導体層
よりもAl組成比が高いAlyGa1-yAs半導体層（ｙ
＞ｘ）をバツフア層として用いることにより、記
憶情報となる蓄積電荷のリークを更に少なくなる
ようにしている。
よりもAl組成比が高いAlyGa1-yAs半導体層（ｙ
＞ｘ）をバツフア層として用いることにより、記
憶情報となる蓄積電荷のリークを更に少なくなる
ようにしている。
第８図ｄはAlGaAs半導体層としてｘ値を直線
的に変化させた、所謂、グレイデツド層を用いる
ことに依り、書き込み時にホツト化された電子の
ドリフト速度を大にし、書き込み時間の低減を図
つた例である。
的に変化させた、所謂、グレイデツド層を用いる
ことに依り、書き込み時にホツト化された電子の
ドリフト速度を大にし、書き込み時間の低減を図
つた例である。
本発明の半導体記憶装置では、基板上にワイ
ド・バンド・ギヤツプを有し且つ電子親和力が小
である半導体バリヤ層を挟んで積層され該半導体
バリヤ層との間に複数のヘテロ界面を形成する複
数の半導体層と、該複数のヘテロ界面近傍に生成
された前記半導体バリヤ層を介して電子の遣り取
りをする二次元電子ガス層のコンタクトし少なく
とも２個を一組として少なくとも一つの二次元電
子ガス層に対応付けられた電極とを備えてなる構
成を採つている。
ド・バンド・ギヤツプを有し且つ電子親和力が小
である半導体バリヤ層を挟んで積層され該半導体
バリヤ層との間に複数のヘテロ界面を形成する複
数の半導体層と、該複数のヘテロ界面近傍に生成
された前記半導体バリヤ層を介して電子の遣り取
りをする二次元電子ガス層のコンタクトし少なく
とも２個を一組として少なくとも一つの二次元電
子ガス層に対応付けられた電極とを備えてなる構
成を採つている。
この構成に採ることに依つて、広いバンド・ギ
ヤツプを有する半導体層を介する2DEG層間に於
ける電子の遣り取りで情報の書き込みを行うこと
ができ、その2DEG層にコンタクトする電極か
ら、書き込まれた情報、即ち、蓄積電荷の有無を
検出することに依つて情報を読み出すことができ
る。そして、この構成の前記2DEG層間に於ける
電子を遣り取りするスピードは極めて速く、従つ
て、超高速で読み書き可能な半導体記憶装置を得
ることが可能である。
ヤツプを有する半導体層を介する2DEG層間に於
ける電子の遣り取りで情報の書き込みを行うこと
ができ、その2DEG層にコンタクトする電極か
ら、書き込まれた情報、即ち、蓄積電荷の有無を
検出することに依つて情報を読み出すことができ
る。そして、この構成の前記2DEG層間に於ける
電子を遣り取りするスピードは極めて速く、従つ
て、超高速で読み書き可能な半導体記憶装置を得
ることが可能である。
第１図は本発明の一実施例の要部切断側面図、
第２図は第１図に示した実施例に於ける2DEG層
間で電子の遣り取りが行われる状態を表す要部説
明図、第３図は本発明の他の実施例に於けるゲー
ト電極下に於けるエネルギ・バンド・ダイヤグラ
ム、第４図は第３図について説明した実施例に於
いて書き込みを行う場合の説明をする為のバリヤ
部分近傍に於けるエネルギ・バンド・ダイヤグラ
ム、第５図は同じく記憶状態を説明する為のバリ
ヤ部分近傍におけるエネルギ・バンド・ダイヤグ
ラム、第６図は同じく書き込まれた情報の読み出
しを行う場合を説明する為のバリヤ部分近傍に於
けるエネルギ・バンド・ダイヤグラム、第７図は
本発明に於ける他の実施例の要部切断側面図、第
８図ａ乃至ｄは第１図に関して説明した実施例に
於けるバリヤ部分の変形例を示すエネルギ・バン
ド・ダイヤグラムをそれぞれ表している。 図に於いて、１は半絶縁性GaAs基板、２はノ
ン・ドープのGaAs半導体層、３はｎ型AlGaAs
バリヤ層、４はノン・ドープのGaAs半導体層、
５はノン・ドープのAlGaAs半導体層、６及び７
は合金化コンタクト領域、８及び９はｎ型GaAs
コンタクト層、１０及び１１は第１の2DEG層及
び第２の2DEG層、Ｇはゲート電極、Ｓ１及びＳ
２はソース電極、Ｄ１及びＤ２はドレイン電極、
BL１は読み出し用ビツト線、BL２は書き込み用
ビツト線、WLはワード線、VSL１及びVSL２は
一定電位の電源線をそれぞれ示している。
第２図は第１図に示した実施例に於ける2DEG層
間で電子の遣り取りが行われる状態を表す要部説
明図、第３図は本発明の他の実施例に於けるゲー
ト電極下に於けるエネルギ・バンド・ダイヤグラ
ム、第４図は第３図について説明した実施例に於
いて書き込みを行う場合の説明をする為のバリヤ
部分近傍に於けるエネルギ・バンド・ダイヤグラ
ム、第５図は同じく記憶状態を説明する為のバリ
ヤ部分近傍におけるエネルギ・バンド・ダイヤグ
ラム、第６図は同じく書き込まれた情報の読み出
しを行う場合を説明する為のバリヤ部分近傍に於
けるエネルギ・バンド・ダイヤグラム、第７図は
本発明に於ける他の実施例の要部切断側面図、第
８図ａ乃至ｄは第１図に関して説明した実施例に
於けるバリヤ部分の変形例を示すエネルギ・バン
ド・ダイヤグラムをそれぞれ表している。 図に於いて、１は半絶縁性GaAs基板、２はノ
ン・ドープのGaAs半導体層、３はｎ型AlGaAs
バリヤ層、４はノン・ドープのGaAs半導体層、
５はノン・ドープのAlGaAs半導体層、６及び７
は合金化コンタクト領域、８及び９はｎ型GaAs
コンタクト層、１０及び１１は第１の2DEG層及
び第２の2DEG層、Ｇはゲート電極、Ｓ１及びＳ
２はソース電極、Ｄ１及びＤ２はドレイン電極、
BL１は読み出し用ビツト線、BL２は書き込み用
ビツト線、WLはワード線、VSL１及びVSL２は
一定電位の電源線をそれぞれ示している。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板上に順次形成されたノンドープガ
リウム砒素からなる第１チヤネル層、ｎ型アルミ
ニウムガリウム砒素からなる電子供給層及びノン
ドープガリウム砒素からなる第２チヤネル層と 該第２チヤネル層上に選択的に形成されたシヨ
ツトキゲート電極と、 前記第１チヤネル層と電子供給層との界面に沿
つた該第１チヤネル層内に生成された第１の２次
元電子ガス層の両端部に前記ゲート電極を挟んで
それぞれ接続された第１のソース電極及び第１の
ドレイン電極と、 前記電子供給層と第２チヤネル層との界面に沿
つた該第２チヤネル層内に生成された第２の２次
元電子ガス層の両端部に前記ゲート電極を挟んで
それぞれ接続された第２のソース電極及び第２の
ドレイン電極を有し、 無バイアス時、前記第１の２次元電子ガス層に
は電子が存在し、前記第２の２次元電子ガス層に
には電子が存在しないように構成された半導体記
憶装置の駆動方法であつて、 前記第１のソース電極と第１のドレイン電極間
に電界を印加して前記第１チヤネル層内にホツト
エレクトロンを生成し、さらに前記ゲート電極に
正の電位を印加することで該ホツトエレクトロン
を前記第２チヤネル層へ遷移させることにより、
情報を書き込む工程と、 前記第２のソース電極と第２のドレイン電極間
に電圧を印加し、該電極間の導通の有無を検知す
ることにより、情報を読出す工程と、 前記第２のソース電極と第２のドレイン電極間
に電界を印加して前記第２チヤネル層内にホツト
エレクトロンを生成し、さらに該ホツトエレクト
ロンを前記第１チヤネル層へ遷移させることによ
り、情報を消去する工程 を有することを特徴とする半導体記憶装置の駆動
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59224087A JPS61102767A (ja) | 1984-10-26 | 1984-10-26 | 半導体記憶装置の駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59224087A JPS61102767A (ja) | 1984-10-26 | 1984-10-26 | 半導体記憶装置の駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61102767A JPS61102767A (ja) | 1986-05-21 |
| JPH0578945B2 true JPH0578945B2 (ja) | 1993-10-29 |
Family
ID=16808346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59224087A Granted JPS61102767A (ja) | 1984-10-26 | 1984-10-26 | 半導体記憶装置の駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61102767A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7354641B2 (en) | 2004-10-12 | 2008-04-08 | Ppg Industries Ohio, Inc. | Resin compatible yarn binder and uses thereof |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63237581A (ja) * | 1987-03-26 | 1988-10-04 | Nec Corp | 化合物半導体３次元集積回路 |
| JP4179866B2 (ja) | 2002-12-24 | 2008-11-12 | 株式会社沖データ | 半導体複合装置及びｌｅｄヘッド |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5840855A (ja) * | 1981-09-04 | 1983-03-09 | Hitachi Ltd | 半導体記憶素子 |
-
1984
- 1984-10-26 JP JP59224087A patent/JPS61102767A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7354641B2 (en) | 2004-10-12 | 2008-04-08 | Ppg Industries Ohio, Inc. | Resin compatible yarn binder and uses thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61102767A (ja) | 1986-05-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |