JPH0580174B2 - - Google Patents
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- Publication number
- JPH0580174B2 JPH0580174B2 JP60214538A JP21453885A JPH0580174B2 JP H0580174 B2 JPH0580174 B2 JP H0580174B2 JP 60214538 A JP60214538 A JP 60214538A JP 21453885 A JP21453885 A JP 21453885A JP H0580174 B2 JPH0580174 B2 JP H0580174B2
- Authority
- JP
- Japan
- Prior art keywords
- plane
- output
- counter
- logic array
- programmable logic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Logic Circuits (AREA)
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、例えばタイマー機能を有するよう
に構成され、種々の電子機器システムに効果的に
適用可能な状態とされるように改良した、特にシ
ングルチツプ半導体集積回路として構成されるよ
うになるプログラマブル・ロジツクアレイに関す
る。
に構成され、種々の電子機器システムに効果的に
適用可能な状態とされるように改良した、特にシ
ングルチツプ半導体集積回路として構成されるよ
うになるプログラマブル・ロジツクアレイに関す
る。
［背景技術］
プログラマブル・ロジツクアレイは、アンド平
面とオア平面によつて構成されているもので、上
記アンド平面に論理関数を設定し、このアンド平
面に入力されるデータを論理演算処理してオア平
面に送るようになつている。そして、このオア平
面からの出力データをアンド平面に帰還入力させ
るようにすることによつて、順序論理回路が構成
されるようになつている。この場合、実現しよう
とする論理は、容易にプログラムすることができ
るものであり、例えば大型コンピユータシステム
に入出力回路等に効果的に利用されているもので
ある。
面とオア平面によつて構成されているもので、上
記アンド平面に論理関数を設定し、このアンド平
面に入力されるデータを論理演算処理してオア平
面に送るようになつている。そして、このオア平
面からの出力データをアンド平面に帰還入力させ
るようにすることによつて、順序論理回路が構成
されるようになつている。この場合、実現しよう
とする論理は、容易にプログラムすることができ
るものであり、例えば大型コンピユータシステム
に入出力回路等に効果的に利用されているもので
ある。
すなわち、上記オア平面とアンド平面との間
に、例えば排他的オア回路およびフリツプフロツ
プ回路等によるフイードバツクループを形成し、
オア平面からの出力をアンド平面に供給するよう
にしているものであるが、この場合タイマー等の
機能を設定することが困難であるため、このプロ
グラマブル・ロジツクアレイにおけるデータの高
速処理能力等の効果があるにもかかわらず、その
利用範囲が限定される状態にある。
に、例えば排他的オア回路およびフリツプフロツ
プ回路等によるフイードバツクループを形成し、
オア平面からの出力をアンド平面に供給するよう
にしているものであるが、この場合タイマー等の
機能を設定することが困難であるため、このプロ
グラマブル・ロジツクアレイにおけるデータの高
速処理能力等の効果があるにもかかわらず、その
利用範囲が限定される状態にある。
［発明が解決しようとする問題点］
この発明は上記のような点に鑑みなされたもの
で、例えばタイマー機能が容易に設定されるよう
にして、入力データの論理演算処理が実行される
ようにし、上記のような設定される電子機器に限
らず、より多くの電子機器システムにおいて効果
的に適用できるようにする、特にシングルチツプ
の半導体集積回路で効果的に実現可能な状態とす
るプログラマブル・ロジツクアレイを提供しよう
とするものである。
で、例えばタイマー機能が容易に設定されるよう
にして、入力データの論理演算処理が実行される
ようにし、上記のような設定される電子機器に限
らず、より多くの電子機器システムにおいて効果
的に適用できるようにする、特にシングルチツプ
の半導体集積回路で効果的に実現可能な状態とす
るプログラマブル・ロジツクアレイを提供しよう
とするものである。
［問題点を解決するための手段］
すなわち、この発明に係るプログラマブル・ロ
ジツクアレイは、入力データの供給されるアンド
平面において上記入力データに基づく論理演算処
理を実行すると共に、この演算処理されたデータ
はオア平面に供給し、このオア平面から出力され
るようにするものであり、さらにこのオア平面か
らの出力信号の立上がりに対応して起動されるタ
イマー手段を設定する。そして、このタイマー手
段において、上記オア平面からの出力の立上がり
から特定した時間の経過を計測した状態で、上記
アンド平面に対して信号を供給するようにしてい
るものである。
ジツクアレイは、入力データの供給されるアンド
平面において上記入力データに基づく論理演算処
理を実行すると共に、この演算処理されたデータ
はオア平面に供給し、このオア平面から出力され
るようにするものであり、さらにこのオア平面か
らの出力信号の立上がりに対応して起動されるタ
イマー手段を設定する。そして、このタイマー手
段において、上記オア平面からの出力の立上がり
から特定した時間の経過を計測した状態で、上記
アンド平面に対して信号を供給するようにしてい
るものである。
［作用］
上記のようなプログラマブル・ロジツクアレイ
にあつては、アンド平面とオア平面との間にタイ
マー機能を有するフイードバツクループが形成さ
れるような状態となるものである。したがつて、
タイマー機能を有する論理演算処理が順序をもつ
て実行されるようになるものであり、オア平面か
ら出力が発生されてれから特定される時間が経過
した後に、アンド平面で次の論理演算処理が実行
されるようにすることができ、種々の電子機器シ
ステムにおいて効果的に応用可能とされるように
なる。
にあつては、アンド平面とオア平面との間にタイ
マー機能を有するフイードバツクループが形成さ
れるような状態となるものである。したがつて、
タイマー機能を有する論理演算処理が順序をもつ
て実行されるようになるものであり、オア平面か
ら出力が発生されてれから特定される時間が経過
した後に、アンド平面で次の論理演算処理が実行
されるようにすることができ、種々の電子機器シ
ステムにおいて効果的に応用可能とされるように
なる。
［発明の実施例］
以下、図面を参照してこの発明の一実施例を説
明する。添附図面はその構成を示すもので、プロ
グラマブル・ロジツクアレイの本体素子１１部分
は、アンド平面１２およびオア平面１３によつて
構成される。そして、アンド平面１２に対して
は、入力端子１４ａ〜１４ｄから入力される例え
ば４ビツトの入力信号を、それぞれ１ビツトのデ
コーダ１５ａ〜１５ｄを介して供給するものであ
る。そして、このアンド平面１２にあつては、上
記入力データに基づき設定されるプログラム命令
に対応して所定の論理演算処理が実行され、その
処理されたデータはオア平面１３に対して供給さ
れ、出力バツフア１６ａ〜１６ｃを介して出力端
子１７ａ〜１７ｃから出力されるようになる。そ
して、上記オア平面１３とアンド平面１２との間
には、排他的オア回路およびSRフリツプフロツ
プ回路１９による第１のフイードバツクループ２
０が形成されている。
明する。添附図面はその構成を示すもので、プロ
グラマブル・ロジツクアレイの本体素子１１部分
は、アンド平面１２およびオア平面１３によつて
構成される。そして、アンド平面１２に対して
は、入力端子１４ａ〜１４ｄから入力される例え
ば４ビツトの入力信号を、それぞれ１ビツトのデ
コーダ１５ａ〜１５ｄを介して供給するものであ
る。そして、このアンド平面１２にあつては、上
記入力データに基づき設定されるプログラム命令
に対応して所定の論理演算処理が実行され、その
処理されたデータはオア平面１３に対して供給さ
れ、出力バツフア１６ａ〜１６ｃを介して出力端
子１７ａ〜１７ｃから出力されるようになる。そ
して、上記オア平面１３とアンド平面１２との間
には、排他的オア回路およびSRフリツプフロツ
プ回路１９による第１のフイードバツクループ２
０が形成されている。
また、オア平面１３とアンド平面１２との間に
は、さらにタイマー機能を備えた第２のフイード
バツクループ２１が形成されている。この第２の
フイードバツクループ２１は、オア平面１３から
の出力信号ラインＡが、リセツト端子Ｒに接続さ
れるRSフリツプフロツプ回路２２、このフリツ
プフロツプ回路２２のセツト時の出力信号Ｑによ
つてリセツト制御されるＮビツト例えば４ビツト
のカウンタ２３、このカウンタ２３の出力信号を
デコードするアンド平面２４、さらにここのアン
ド平面２４からの出力信号をプログラマブル・ロ
ジツクアレイ１１のアンド平面１２に入力させる
１ビツトデコーダ２５によつて構成されている。
は、さらにタイマー機能を備えた第２のフイード
バツクループ２１が形成されている。この第２の
フイードバツクループ２１は、オア平面１３から
の出力信号ラインＡが、リセツト端子Ｒに接続さ
れるRSフリツプフロツプ回路２２、このフリツ
プフロツプ回路２２のセツト時の出力信号Ｑによ
つてリセツト制御されるＮビツト例えば４ビツト
のカウンタ２３、このカウンタ２３の出力信号を
デコードするアンド平面２４、さらにここのアン
ド平面２４からの出力信号をプログラマブル・ロ
ジツクアレイ１１のアンド平面１２に入力させる
１ビツトデコーダ２５によつて構成されている。
ここで、上記プログラマブル・ロジツクアレイ
の本体素子１１部、第１および第２のフイードバ
ツクループ２０および２１は、シングルチツプの
半導体集積回路として構成されるものであり、本
体素子１１部のアンド平面１２およびカウンタ２
３のアンド平面２４部は同様な手段で同時にプロ
グラムされるようになつている。そして、アンド
平面２４からはカウンタ２３の特定する計数値に
対応して信号ラインＢに出力信号を発生して、こ
の信号をデコーダ２５に供給するようになるめも
のであり、またカウンタ２３がさらに計数歩進し
て次の特定される計数値となつたときには、信号
ラインＣに出力信号を発生し、前記フリツプフロ
ツプ回路２２をセツト制御するようになつてい
る。
の本体素子１１部、第１および第２のフイードバ
ツクループ２０および２１は、シングルチツプの
半導体集積回路として構成されるものであり、本
体素子１１部のアンド平面１２およびカウンタ２
３のアンド平面２４部は同様な手段で同時にプロ
グラムされるようになつている。そして、アンド
平面２４からはカウンタ２３の特定する計数値に
対応して信号ラインＢに出力信号を発生して、こ
の信号をデコーダ２５に供給するようになるめも
のであり、またカウンタ２３がさらに計数歩進し
て次の特定される計数値となつたときには、信号
ラインＣに出力信号を発生し、前記フリツプフロ
ツプ回路２２をセツト制御するようになつてい
る。
上記カウンタ２３は発振器２６で発生されたク
ロツクパルス信号によつて計数歩進されるもの
で、この発振器２６は上記シングルチツプの半導
体集積回路に一体的に組込み構成するようにして
もよいが、独立して別に構成し、外付け回路素子
として接続するようにしてもよいものである。
ロツクパルス信号によつて計数歩進されるもの
で、この発振器２６は上記シングルチツプの半導
体集積回路に一体的に組込み構成するようにして
もよいが、独立して別に構成し、外付け回路素子
として接続するようにしてもよいものである。
すなわち、上記のように構成されプログラマブ
ル・ロジツクアレイにあつては、入力端子１４ａ
〜１４ｄから入力される入力データは、デコーダ
１５ａ〜１５ｄでそれぞれデコードされてアンド
平面１２に入力される。このアンド平面１２で
は、上記入力データに基づき、設定されたプログ
ラムにしたがつて論理演算処理が実行され、オア
平面１３に送られるようになるものであり、この
処理データの一部は出力バツフア１６ａ〜１６ｃ
を介して出力端子１７ａ〜１７ｃから出力される
ようになる。この入力に対する出力発生の遅延時
間は、例えば50nS程度であり、例えばマイクロ
コンピユータ等に比較して非常に高速で演算処理
出力がされるようになる。
ル・ロジツクアレイにあつては、入力端子１４ａ
〜１４ｄから入力される入力データは、デコーダ
１５ａ〜１５ｄでそれぞれデコードされてアンド
平面１２に入力される。このアンド平面１２で
は、上記入力データに基づき、設定されたプログ
ラムにしたがつて論理演算処理が実行され、オア
平面１３に送られるようになるものであり、この
処理データの一部は出力バツフア１６ａ〜１６ｃ
を介して出力端子１７ａ〜１７ｃから出力される
ようになる。この入力に対する出力発生の遅延時
間は、例えば50nS程度であり、例えばマイクロ
コンピユータ等に比較して非常に高速で演算処理
出力がされるようになる。
また、上記処理データの残りの部分は、第１お
よび第２のフイードバツクループ２０および２１
を介してアンド平面１２に戻されるようになる。
そして、このプログラマブル・ロジツクアレイで
順序論理回路が実現されるようになるものであ
る。
よび第２のフイードバツクループ２０および２１
を介してアンド平面１２に戻されるようになる。
そして、このプログラマブル・ロジツクアレイで
順序論理回路が実現されるようになるものであ
る。
ここで、上記第２のフイードバツクループ２１
が存在しない従来しの場合を想定すると、例えば
１秒後にオンし、３秒後にオフする等のタイマー
機能を含む演算動作を実行させることができな
い。しかし、第２のフイードバツクループ２１に
より、タイマー機能を設定するようにすると、上
記のような演算処理も実行されるものである。
が存在しない従来しの場合を想定すると、例えば
１秒後にオンし、３秒後にオフする等のタイマー
機能を含む演算動作を実行させることができな
い。しかし、第２のフイードバツクループ２１に
より、タイマー機能を設定するようにすると、上
記のような演算処理も実行されるものである。
すなわち、プログラマブル・ロジツクアレイの本
体素子１１部のオア平面１３の出力ラインＡ出力
信号が発生してハイレベルの状態となると、フリ
ツプフロツプ回路２２がリセツト状態に固定さ
れ、カウンタ２３のリセツト状態が解除されて、
このカウンタ２３は発振器２６からのクロツクパ
ルス信号によつて計数動作されるようになる。そ
して、このカウンタ２３の計数値が特定される値
となるとアンド平面２４によつて信号ラインＢが
選択されてハイレベルとなり、１ビツトデコーダ
２５かからアンド平面１２に信号が入力されるよ
うになる。
体素子１１部のオア平面１３の出力ラインＡ出力
信号が発生してハイレベルの状態となると、フリ
ツプフロツプ回路２２がリセツト状態に固定さ
れ、カウンタ２３のリセツト状態が解除されて、
このカウンタ２３は発振器２６からのクロツクパ
ルス信号によつて計数動作されるようになる。そ
して、このカウンタ２３の計数値が特定される値
となるとアンド平面２４によつて信号ラインＢが
選択されてハイレベルとなり、１ビツトデコーダ
２５かからアンド平面１２に信号が入力されるよ
うになる。
そして、カウンタ２３がさら計数歩進されて次
の特定計数状態となると、信号ラインＣが選択さ
れてフリツプフロツプ回路２２がセツトされ、上
記カウンタ２３のリセツト入力がハイレベルとな
つて、このカウンタ２３の計数動作は停止される
ようになる。すなわち、このカウンタ２３によつ
てタイマー機能が設定され、このタイマー機能を
有する第２のフイードバツクループ２１は、オア
平面１３の出力を受け、特定される時間の経過後
にアンド平面１２に信号を供給するようになるも
のである。
の特定計数状態となると、信号ラインＣが選択さ
れてフリツプフロツプ回路２２がセツトされ、上
記カウンタ２３のリセツト入力がハイレベルとな
つて、このカウンタ２３の計数動作は停止される
ようになる。すなわち、このカウンタ２３によつ
てタイマー機能が設定され、このタイマー機能を
有する第２のフイードバツクループ２１は、オア
平面１３の出力を受け、特定される時間の経過後
にアンド平面１２に信号を供給するようになるも
のである。
［発明の効果］
以上のようにこの発明に係るプログラマブル・
ロジツクアレイにあつては、その論理演算処理動
作設定の過程においてタイマー機能が設定される
ものであるため、これまでのように例えば大型コ
ンピユータシステムの入出力回路等に使用できる
のみならず、一般的に使用されている小型、中型
等の電子制御シスタムに対して効果的に適用でき
るようになるものであり、このプログラマブル・
ロジツクアレイの応用範囲を効果的に拡大するこ
とができるようになるものである。
ロジツクアレイにあつては、その論理演算処理動
作設定の過程においてタイマー機能が設定される
ものであるため、これまでのように例えば大型コ
ンピユータシステムの入出力回路等に使用できる
のみならず、一般的に使用されている小型、中型
等の電子制御シスタムに対して効果的に適用でき
るようになるものであり、このプログラマブル・
ロジツクアレイの応用範囲を効果的に拡大するこ
とができるようになるものである。
添附図面はこの発明の一実施例に係るプログラ
マブル・ロジツクアレイを説明するための回路構
成図である。 １１……プログラマブル・ロジツクアレイの本
体素子、１２……アンド平面、１３……オア平
面、１４ａ〜１４ｄ……入力端子、１７ａ〜１７
ｃ……出力端子、２０……第１のフイードバツク
ループ、２１……第２のフイードバツクループ
（タイマー機能付き）。
マブル・ロジツクアレイを説明するための回路構
成図である。 １１……プログラマブル・ロジツクアレイの本
体素子、１２……アンド平面、１３……オア平
面、１４ａ〜１４ｄ……入力端子、１７ａ〜１７
ｃ……出力端子、２０……第１のフイードバツク
ループ、２１……第２のフイードバツクループ
（タイマー機能付き）。
Claims (1)
- 【特許請求の範囲】 １ 入力データに基づき所定の論理演算処理を実
行する第１のアンド平面と、 このアンド平面で演算された処理データを出力
するオア平面と、 このオア平面からの出力の立上がりを検知し、
この出力の立上がりに対応して起動され、特定さ
れた時間の経過を計測するタイマー手段とを具備
し、 このタイマー手段は、前記オア平面からの出力
の立上がりに対応して起動されるカウンタ、およ
びこのカウンタ各段からの出力信号が供給される
第２のアンド平面を備え、この第２のアンド平面
は前記第１のアンド平面と共にプログラミング設
定され、特定される時間に対応する計数値を検出
するようにしているもので、この第２のアンド平
面からの出力が前記第１のアンド平面に供給さ
れ、タイマー機能を有するデータ処理が実行され
るようにしたことを特徴とするプログラマブル・
ロジツクアレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60214538A JPS6276817A (ja) | 1985-09-30 | 1985-09-30 | プログラマブル・ロジツクアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60214538A JPS6276817A (ja) | 1985-09-30 | 1985-09-30 | プログラマブル・ロジツクアレイ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6276817A JPS6276817A (ja) | 1987-04-08 |
| JPH0580174B2 true JPH0580174B2 (ja) | 1993-11-08 |
Family
ID=16657392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60214538A Granted JPS6276817A (ja) | 1985-09-30 | 1985-09-30 | プログラマブル・ロジツクアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6276817A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4858178A (en) * | 1986-09-30 | 1989-08-15 | Texas Instruments Incorporated | Programmable sequence generator |
-
1985
- 1985-09-30 JP JP60214538A patent/JPS6276817A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6276817A (ja) | 1987-04-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |