JPS6276817A - プログラマブル・ロジツクアレイ - Google Patents
プログラマブル・ロジツクアレイInfo
- Publication number
- JPS6276817A JPS6276817A JP60214538A JP21453885A JPS6276817A JP S6276817 A JPS6276817 A JP S6276817A JP 60214538 A JP60214538 A JP 60214538A JP 21453885 A JP21453885 A JP 21453885A JP S6276817 A JPS6276817 A JP S6276817A
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- Japan
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- plane
- output
- programmable logic
- logic array
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- Prior art date
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- Granted
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、例えばタイマー機能を有するように構成さ
れ、種々の電子機器システムに効果的に適用可能な状態
とされるように改良した、特にシングルチップ半導体集
積回路として構成されるよう（こなるプログラマブル争
ロジ・ツクアレイに関する。
れ、種々の電子機器システムに効果的に適用可能な状態
とされるように改良した、特にシングルチップ半導体集
積回路として構成されるよう（こなるプログラマブル争
ロジ・ツクアレイに関する。
［背景技術］
プログラマブル争ロジックアレイは、アンド平面とオア
平面によって構成されているもので、上記アンド平面に
論理関数を設定し、このアンド平面に入力されるデータ
を論理演算処理してオア平面に送るようになっている。
平面によって構成されているもので、上記アンド平面に
論理関数を設定し、このアンド平面に入力されるデータ
を論理演算処理してオア平面に送るようになっている。
そして、このオア平面からの出力データをアンド平面に
帰還入力させるようにすることによって、順序論理回路
が構成されるようになっている。この場合、実現しよう
とする論理は、容易にプログラムすることができるもの
であり、例えば大型コンピュータシステムの入出力回路
等に効果的に利用されているものである。
帰還入力させるようにすることによって、順序論理回路
が構成されるようになっている。この場合、実現しよう
とする論理は、容易にプログラムすることができるもの
であり、例えば大型コンピュータシステムの入出力回路
等に効果的に利用されているものである。
すなわち、−１−記オア平面とアンド平面との間に、例
えば排他的オア回路およびフリップフロップ回路等によ
るフィードバックループを形成し、オア平面からの出力
をアンド平面に供給するようにしているものであるが、
この場合タイマー等の機能を設定することが困難である
ため、このプログラマブル番ロジックアレイにおけるデ
ータの高速処理能力等の効果があるにもかかわらず、そ
の利用範囲が限定される状態にある。
えば排他的オア回路およびフリップフロップ回路等によ
るフィードバックループを形成し、オア平面からの出力
をアンド平面に供給するようにしているものであるが、
この場合タイマー等の機能を設定することが困難である
ため、このプログラマブル番ロジックアレイにおけるデ
ータの高速処理能力等の効果があるにもかかわらず、そ
の利用範囲が限定される状態にある。
［発明か解決しようとする問題点コ
この発明は上記のような点に鑑みなされたもので、例え
ばタイマー機能が容易に設定されるようにして、入力デ
ータの論理演算処理が実行されるようにし、上記のよう
な特定される電子機器に限らず、より多くの電子機器シ
ステムにおいて効果的に適用できるようにする、特にシ
ングルチップの半導体集積回路で効果的に実現可能な状
態とするプログラマブル争ロジックアレイを提供しよう
とするものである。
ばタイマー機能が容易に設定されるようにして、入力デ
ータの論理演算処理が実行されるようにし、上記のよう
な特定される電子機器に限らず、より多くの電子機器シ
ステムにおいて効果的に適用できるようにする、特にシ
ングルチップの半導体集積回路で効果的に実現可能な状
態とするプログラマブル争ロジックアレイを提供しよう
とするものである。
［問題点を解決するための手段］
すなわち、この発明に係るプログラマブル・ロジックア
レイは、入力データの供給されるアンド平面において−
１−記入力データに基づく論理演算処理を実行すると共
に、この演算処理されたデータはオア平面に供給し、こ
のオア平面から出力されるようにするものであり、さら
にこのオア平面からの出力信号の立上がりに対応して起
動されるタイマー手段を設定する。そして、このタイマ
ー手段において、」−記オア平面からの出力の立−１−
がりから特定した時間の経過を計測した状態で、−に記
アンド平面に対して信号を供給するようにしているもの
である。
レイは、入力データの供給されるアンド平面において−
１−記入力データに基づく論理演算処理を実行すると共
に、この演算処理されたデータはオア平面に供給し、こ
のオア平面から出力されるようにするものであり、さら
にこのオア平面からの出力信号の立上がりに対応して起
動されるタイマー手段を設定する。そして、このタイマ
ー手段において、」−記オア平面からの出力の立−１−
がりから特定した時間の経過を計測した状態で、−に記
アンド平面に対して信号を供給するようにしているもの
である。
［作用］
一］−記のようなプログラマブル−ロジックアレイにあ
っては、アンド平面とオア平面との間にタイマー機能を
有するフィードバックループが形成されるような状態と
なるものである。したかって、タイマー機能を有する論
理演算処理が順序をもって実行されるようになるもので
あり、オア平面から出力が発生されてから特定される時
間が経過した後に、アンド平面で次の論理演算処理が実
行されるようにすることができ、種々の電子機器システ
ムにおいて効果的に応用可能とされるようになる。
っては、アンド平面とオア平面との間にタイマー機能を
有するフィードバックループが形成されるような状態と
なるものである。したかって、タイマー機能を有する論
理演算処理が順序をもって実行されるようになるもので
あり、オア平面から出力が発生されてから特定される時
間が経過した後に、アンド平面で次の論理演算処理が実
行されるようにすることができ、種々の電子機器システ
ムにおいて効果的に応用可能とされるようになる。
［発明の実施例］
以下、図面を参照してこの発明の一実施例を説明する。
添附図面はその構成を示すもので、プログラマブル・ロ
ジックアレイの本体素子１１部分は、アンド平面１２お
よびオア平面１３によって構成される。そして、アンド
平面１２に対しては、入力端子１４ａ〜＋４ｄから入力
される例えば４ビツトの入力信号を、それぞれ１ビツト
のデコーダ１５ａ −１５ｄを介して供給するものであ
る。そして、このアンド平面１２にあっては、上記入力
データに基づき設定されるプログラム命令に対応して所
定の論理波算処理が実行され、その処理されたデータ（
よオア平面に対して供給され、出力バッファＩｆｉａ−
１６ｃを介して出力端子１７ａ〜１７ｃから出力される
ようになる。そして、Ｌ記オア平面１３とアンｉ・平面
１２との間には、排他的オア回路１８およびＳＲフリッ
プフロップ回路１９による第１のフィードバックループ
２０が形成されている。
ジックアレイの本体素子１１部分は、アンド平面１２お
よびオア平面１３によって構成される。そして、アンド
平面１２に対しては、入力端子１４ａ〜＋４ｄから入力
される例えば４ビツトの入力信号を、それぞれ１ビツト
のデコーダ１５ａ −１５ｄを介して供給するものであ
る。そして、このアンド平面１２にあっては、上記入力
データに基づき設定されるプログラム命令に対応して所
定の論理波算処理が実行され、その処理されたデータ（
よオア平面に対して供給され、出力バッファＩｆｉａ−
１６ｃを介して出力端子１７ａ〜１７ｃから出力される
ようになる。そして、Ｌ記オア平面１３とアンｉ・平面
１２との間には、排他的オア回路１８およびＳＲフリッ
プフロップ回路１９による第１のフィードバックループ
２０が形成されている。
また、オア平面１３とアンド平面１２との間には、さら
にタイマー機能を備えた第２のフィードバックループ２
１が形成されている。この第２のフィードバックループ
２１は、オア平面１３からの出力信号ラインＡが、リセ
ット端子Ｒに接続されるＲＳフリップフロップ回路２２
、このフリップフロップ回路２２のセット時の出力信号
Ｑによってリセット制御されるＮビット例えば４ビツト
のカウンタ２３、このカウンタ２３の出力信号をデコー
ドするアンド平面２４、さらにこのアンド平面２４から
の出力信号をプログラマブル争ロジックアレイ１１のア
ンド平面１２に入力させる１ビツトデコーダ２５によっ
て構成されている。
にタイマー機能を備えた第２のフィードバックループ２
１が形成されている。この第２のフィードバックループ
２１は、オア平面１３からの出力信号ラインＡが、リセ
ット端子Ｒに接続されるＲＳフリップフロップ回路２２
、このフリップフロップ回路２２のセット時の出力信号
Ｑによってリセット制御されるＮビット例えば４ビツト
のカウンタ２３、このカウンタ２３の出力信号をデコー
ドするアンド平面２４、さらにこのアンド平面２４から
の出力信号をプログラマブル争ロジックアレイ１１のア
ンド平面１２に入力させる１ビツトデコーダ２５によっ
て構成されている。
＝ ６ ＝
ここで、上記プログラマブル争ロジックアレイの本体素
子１１部、第１および第２のフィードバックループ２０
および２１は、シングルチップの半導体集積回路として
構成されるものであり、本体素子１１部のアンド平面１
２およびカウンタ２３のアンド平面２４部は同様な手段
で同時にプログラムされるようになっている。そして、
アンド平面２４からはカウンタ２３の特定する計数値に
対応して信号ラインＢに出力信号を発生して、この信号
をデコーダ２５に供給するようになるめものであり、ま
たカウンタ２３がさらに計数歩進して次の特定される計
数値となったときには、信号ラインＣに出力信号を発生
し、前記フリップフロップ回路２２をセット制御するよ
うになっている。
子１１部、第１および第２のフィードバックループ２０
および２１は、シングルチップの半導体集積回路として
構成されるものであり、本体素子１１部のアンド平面１
２およびカウンタ２３のアンド平面２４部は同様な手段
で同時にプログラムされるようになっている。そして、
アンド平面２４からはカウンタ２３の特定する計数値に
対応して信号ラインＢに出力信号を発生して、この信号
をデコーダ２５に供給するようになるめものであり、ま
たカウンタ２３がさらに計数歩進して次の特定される計
数値となったときには、信号ラインＣに出力信号を発生
し、前記フリップフロップ回路２２をセット制御するよ
うになっている。
上記カウンタ２３は発振器２６で発生されたクロックパ
ルス信号によって計数歩進されるもので、この発振器２
６は−１−記シングルチップの半導体集積回路に一体的
に組込み構成するようにしてもよいが、独立して別に構
成し、外付は回路素子として接続するようにしてもよい
ものである。
ルス信号によって計数歩進されるもので、この発振器２
６は−１−記シングルチップの半導体集積回路に一体的
に組込み構成するようにしてもよいが、独立して別に構
成し、外付は回路素子として接続するようにしてもよい
ものである。
すなわち、−１−〕記のように構成されプログラマブル
・ロジックアレイにあっては、入力端子１４．ａ〜＋４
ｄから入力される入力データは、デコーダ１５ａ〜１５
ｄでそれぞれデコードされてアンド平面１２に入力され
る。このアンド平面１２では、上記入力データに基づき
、設定されたプログラムにしたがって論理演算処理が実
行され、オア平面１３に送られるようになるものであり
、この処理データの一部は出力バッファ１ｅａ−１６ｃ
を介して出力端子１７ａ〜１７ｃから出力されるように
なる。この入力に対する出力発生の遅延時間は、例えば
５０ｎＳ程度であり、例えばマイクロコンピュータ等に
比較して非常に高速で演算処理出力がされるようになる
。
・ロジックアレイにあっては、入力端子１４．ａ〜＋４
ｄから入力される入力データは、デコーダ１５ａ〜１５
ｄでそれぞれデコードされてアンド平面１２に入力され
る。このアンド平面１２では、上記入力データに基づき
、設定されたプログラムにしたがって論理演算処理が実
行され、オア平面１３に送られるようになるものであり
、この処理データの一部は出力バッファ１ｅａ−１６ｃ
を介して出力端子１７ａ〜１７ｃから出力されるように
なる。この入力に対する出力発生の遅延時間は、例えば
５０ｎＳ程度であり、例えばマイクロコンピュータ等に
比較して非常に高速で演算処理出力がされるようになる
。
また、−に記処理データの残りの部分は、第１および第
２ののフィードバックループ２０および２１を介してア
ンド平面１２に戻されるようになる。そして、このプロ
グラマブル争ロジックアレイで順序論理回路が実現され
るようになるものである。
２ののフィードバックループ２０および２１を介してア
ンド平面１２に戻されるようになる。そして、このプロ
グラマブル争ロジックアレイで順序論理回路が実現され
るようになるものである。
ここで、」二記第２のフィードバックループ２１が存在
しない従来の場合を想定すると、例えば１秒後にオンし
、３秒後にオフする等のタイマー機能を含む演算動作を
実行させることができない。しかし、第２のフィードバ
ックループ２１により、タイマー機能を設定するように
すると、」−記のような演算処理も実行されるものであ
る。
しない従来の場合を想定すると、例えば１秒後にオンし
、３秒後にオフする等のタイマー機能を含む演算動作を
実行させることができない。しかし、第２のフィードバ
ックループ２１により、タイマー機能を設定するように
すると、」−記のような演算処理も実行されるものであ
る。
すなわち、プログラマブル・ロジックアレイの本体素子
１１部のオア平面１３の出カラインＡ出力信号が発生し
てハイレベルの状態となると、フリップフロップ回路２
２がリセット状態に固定され、カウンタ２３のリセット
状態が解除されて、このカウンタ２３は発振器２６から
のクロックパルス信号によって計数動作されるようにな
る。そして、このカウンタ２３の計数値が特定される値
となるとアンド平面２４によって信号ラインＢが選択さ
れてハイレベルとなり、１ビツトデコーダ２５かからア
ンド平面１２に信号が人力されるようになる。
１１部のオア平面１３の出カラインＡ出力信号が発生し
てハイレベルの状態となると、フリップフロップ回路２
２がリセット状態に固定され、カウンタ２３のリセット
状態が解除されて、このカウンタ２３は発振器２６から
のクロックパルス信号によって計数動作されるようにな
る。そして、このカウンタ２３の計数値が特定される値
となるとアンド平面２４によって信号ラインＢが選択さ
れてハイレベルとなり、１ビツトデコーダ２５かからア
ンド平面１２に信号が人力されるようになる。
そして、カウンタ２３がさら計数歩進されて次の特定計
数状態となると、信号ラインＣが選択されてフリップフ
ロップ回路２２がセットされ、上記カウンタ２３のリセ
ット入力がハイレベルとなって、−９＝ このカウンタ２３の計数動作は停止りされるようになる
。すなわち、このカウンタ２３によってタイマー機能が
設定され、このタイマー機能を有する第２のフィードバ
ックループ２１は、オア平面１３の出力を受け、特定さ
れる時間の経過後にアンド平面１２に信号を供給するよ
うになるものである。
数状態となると、信号ラインＣが選択されてフリップフ
ロップ回路２２がセットされ、上記カウンタ２３のリセ
ット入力がハイレベルとなって、−９＝ このカウンタ２３の計数動作は停止りされるようになる
。すなわち、このカウンタ２３によってタイマー機能が
設定され、このタイマー機能を有する第２のフィードバ
ックループ２１は、オア平面１３の出力を受け、特定さ
れる時間の経過後にアンド平面１２に信号を供給するよ
うになるものである。
［発明の効果］
以上のようにこの発明に係るプログラマブル命ロジック
アレイにあっては、その論理演算処理動作の過程におい
てタイマー機能が設定されるものであるため、これまで
のように例えば大型コンピュータシステムの入出力回路
等に使用できるのみならず、一般的に使用されている小
型、中型等の電子制御シスタムに対して効果的に適用で
きるようになるものであり、このプログラマブル−ロジ
ックアレイの応用範囲を効果的に拡大することができる
ようになるものである。
アレイにあっては、その論理演算処理動作の過程におい
てタイマー機能が設定されるものであるため、これまで
のように例えば大型コンピュータシステムの入出力回路
等に使用できるのみならず、一般的に使用されている小
型、中型等の電子制御シスタムに対して効果的に適用で
きるようになるものであり、このプログラマブル−ロジ
ックアレイの応用範囲を効果的に拡大することができる
ようになるものである。
添附図面はこの発明の一実施例に係るプログラマブル・
ロジックアレイを説明するための回路構成図である。 １１・・・プログラマブル争ロジックアレイの本体素子
、１２・・・アンド平面、１３・・・オア平面、１４ａ
−１４ｄ・・入力端子、１７ａ〜＋７ｃ・・・出力端
子、２０・・・第１のフィードバックループ、２１・・
・第２のフィードバックループ（タイマー機能付き）。 出願人代理人 弁理士 鈴 江 武 彦＝ １１−
ロジックアレイを説明するための回路構成図である。 １１・・・プログラマブル争ロジックアレイの本体素子
、１２・・・アンド平面、１３・・・オア平面、１４ａ
−１４ｄ・・入力端子、１７ａ〜＋７ｃ・・・出力端
子、２０・・・第１のフィードバックループ、２１・・
・第２のフィードバックループ（タイマー機能付き）。 出願人代理人 弁理士 鈴 江 武 彦＝ １１−
Claims (1)
- 【特許請求の範囲】 入力データに基づき所定の論理演算処理を実行するアン
ド平面と、 このアンド平面で演算された処理データを出力するオア
平面と、 このオア平面からの出力の立上がりを検知し、この出力
の立上がりに対応して起動され特定された時間の経過を
計測するタイマー手段とを具備し、このタイマー手段で
上記オア平面からの出力の立上がりからの、特定される
時間の経過を検出した状態で上記アンド平面に信号を供
給し、タイマー機能を有するデータ処理が実行されるよ
うにしたことを特徴とするプログラマブル・ロジックア
レイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60214538A JPS6276817A (ja) | 1985-09-30 | 1985-09-30 | プログラマブル・ロジツクアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60214538A JPS6276817A (ja) | 1985-09-30 | 1985-09-30 | プログラマブル・ロジツクアレイ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6276817A true JPS6276817A (ja) | 1987-04-08 |
| JPH0580174B2 JPH0580174B2 (ja) | 1993-11-08 |
Family
ID=16657392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60214538A Granted JPS6276817A (ja) | 1985-09-30 | 1985-09-30 | プログラマブル・ロジツクアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6276817A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63164529A (ja) * | 1986-09-30 | 1988-07-07 | テキサス インスツルメンツ インコーポレイテッド | プログラマブルシーケンス発生器 |
-
1985
- 1985-09-30 JP JP60214538A patent/JPS6276817A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63164529A (ja) * | 1986-09-30 | 1988-07-07 | テキサス インスツルメンツ インコーポレイテッド | プログラマブルシーケンス発生器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0580174B2 (ja) | 1993-11-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |