JPH0582554A - 化合物半導体装置の製造方法 - Google Patents
化合物半導体装置の製造方法Info
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- JPH0582554A JPH0582554A JP3243017A JP24301791A JPH0582554A JP H0582554 A JPH0582554 A JP H0582554A JP 3243017 A JP3243017 A JP 3243017A JP 24301791 A JP24301791 A JP 24301791A JP H0582554 A JPH0582554 A JP H0582554A
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- compound semiconductor
- sulfur
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Abstract
(57)【要約】
【目的】 ＭＥＳＦＥＴ（Metal Semiconductor Field
Effect Transistor ）の電気的活性領域を硫黄の拡散で
形成して、用途に応じて、高ｇm 、高耐圧、低ソース・
ドレイン抵抗といったＦＥＴを提供する。 【構成】 マスク５を形成後、硫化アンモニウム溶液に
浸してメタノール洗浄後、アニール保護膜７を形成して
アニールを行うと、硫黄が拡散したｎ型領域６が形成さ
れる。そのアニールは電気炉アニールやランプアニール
を使い分ける。 【効果】 アニール条件により、キャリアプロファイル
は深くまで平坦となったり、表面側が高濃度でかつ裾が
急峻になったりする。前者の場合は高ゲート耐圧のＦＥ
Ｔが、後者の場合は高ｇm あるいは低ソース・ドレイン
抵抗のＦＥＴが得られる。
Effect Transistor ）の電気的活性領域を硫黄の拡散で
形成して、用途に応じて、高ｇm 、高耐圧、低ソース・
ドレイン抵抗といったＦＥＴを提供する。 【構成】 マスク５を形成後、硫化アンモニウム溶液に
浸してメタノール洗浄後、アニール保護膜７を形成して
アニールを行うと、硫黄が拡散したｎ型領域６が形成さ
れる。そのアニールは電気炉アニールやランプアニール
を使い分ける。 【効果】 アニール条件により、キャリアプロファイル
は深くまで平坦となったり、表面側が高濃度でかつ裾が
急峻になったりする。前者の場合は高ゲート耐圧のＦＥ
Ｔが、後者の場合は高ｇm あるいは低ソース・ドレイン
抵抗のＦＥＴが得られる。
Description
【０００１】
【産業上の利用分野】この発明は、化合物半導体装置の
製造方法に関するもので、特にＧａＡｓなどの III−Ｖ
族化合物半導体のＭＥＳＦＥＴ（Metal Semiconductor
Field EffectTransistor ）の製造方法に関するもので
ある。
製造方法に関するもので、特にＧａＡｓなどの III−Ｖ
族化合物半導体のＭＥＳＦＥＴ（Metal Semiconductor
Field EffectTransistor ）の製造方法に関するもので
ある。
【０００２】
【従来の技術】近年、ＧａＡｓなど高速の III−Ｖ族半
導体を用いたＭＥＳＦＥＴの開発が盛んに行われてい
る。ＧａＡｓＭＥＳＦＥＴにおいて高集積化や高い歩留
りを達成するためには、電気的活性層をイオン注入とそ
れに続くアニールで形成する方法が一般的である。
導体を用いたＭＥＳＦＥＴの開発が盛んに行われてい
る。ＧａＡｓＭＥＳＦＥＴにおいて高集積化や高い歩留
りを達成するためには、電気的活性層をイオン注入とそ
れに続くアニールで形成する方法が一般的である。
【０００３】ＧａＡｓＭＥＳＦＥＴの製造方法の従来例
を図３を参照しながら説明する。まず、図３（ａ) に示
すように、半絶縁性ＧａＡｓ基板（ III−Ｖ族化合物半
導体基板）４１に、レジスト４３をマスクとしてＳｉ+
を８０ｋｅＶ，３．６×１０12ｃｍ-2でイオン注入を行
ってｎ型注入領域４２を形成する。つぎに、同図（ｂ）
に示すように、レジスト４５をマスクとしてＳｉ+ を１
２０ｋｅＶ，５×１０13ｃｍ-2で注入してｎ+ 型注入領
域４４を形成する。
を図３を参照しながら説明する。まず、図３（ａ) に示
すように、半絶縁性ＧａＡｓ基板（ III−Ｖ族化合物半
導体基板）４１に、レジスト４３をマスクとしてＳｉ+
を８０ｋｅＶ，３．６×１０12ｃｍ-2でイオン注入を行
ってｎ型注入領域４２を形成する。つぎに、同図（ｂ）
に示すように、レジスト４５をマスクとしてＳｉ+ を１
２０ｋｅＶ，５×１０13ｃｍ-2で注入してｎ+ 型注入領
域４４を形成する。
【０００４】つぎに、同図（ｃ）に示すように、全面に
ＳｉＯ2 膜からなるアニール保護膜４６を堆積して８２
０℃，１５分の電気炉アニールを行い、注入したＳｉ+
の電気的活性化を行う。アニール保護膜４６であるＳｉ
Ｏ2 膜を除去後、フォトリソグラフィーによるレジスト
のパターニング，ＡｕＧｅ／Ｎｉ／Ａｕの蒸着，リフト
オフを行い、同図（ｄ）に示すソース電極４７およびド
レイン電極４８を形成する。
ＳｉＯ2 膜からなるアニール保護膜４６を堆積して８２
０℃，１５分の電気炉アニールを行い、注入したＳｉ+
の電気的活性化を行う。アニール保護膜４６であるＳｉ
Ｏ2 膜を除去後、フォトリソグラフィーによるレジスト
のパターニング，ＡｕＧｅ／Ｎｉ／Ａｕの蒸着，リフト
オフを行い、同図（ｄ）に示すソース電極４７およびド
レイン電極４８を形成する。
【０００５】オーミック接触を得るため、４５０℃，７
分の熱処理を施した後、同じくフォトリソグラフィーに
よるレジストのパターニング，Ａｌ／Ｔｉの蒸着，リフ
トオフを行い、同図（ｅ）に示すゲート電極４９を形成
する。そして、素子保護膜５０としてのＳｉ3 Ｎ4 膜を
化学気相成長法（ＣＶＤ法）で成長させる。
分の熱処理を施した後、同じくフォトリソグラフィーに
よるレジストのパターニング，Ａｌ／Ｔｉの蒸着，リフ
トオフを行い、同図（ｅ）に示すゲート電極４９を形成
する。そして、素子保護膜５０としてのＳｉ3 Ｎ4 膜を
化学気相成長法（ＣＶＤ法）で成長させる。
【０００６】
【発明が解決しようとする課題】しかしながら、前述の
ような製造方法では、深さ方向のキャリアプロファイル
がイオン注入とアニールにより決ってしまう。したがっ
て、ゲート電極下のキャリアプロファイルを、高い相互
コンダクタンス（ｇm ）が得られるように表面側が高濃
度でかつ裾が急峻になるようにしたり、高いゲート耐圧
が得られるように表面から奥深くまで平坦にするという
ことが困難であるという課題があった。
ような製造方法では、深さ方向のキャリアプロファイル
がイオン注入とアニールにより決ってしまう。したがっ
て、ゲート電極下のキャリアプロファイルを、高い相互
コンダクタンス（ｇm ）が得られるように表面側が高濃
度でかつ裾が急峻になるようにしたり、高いゲート耐圧
が得られるように表面から奥深くまで平坦にするという
ことが困難であるという課題があった。
【０００７】また、ソース抵抗・ドレイン抵抗を下げる
ためそれぞれの領域の表面のキャリア濃度を十分に高く
すること困難であるという課題もあった。したがって、
この発明の目的は、このような課題を解決して、高い相
互コンダクタンス（ｇm ）を得る、高いゲート耐圧を得
る、ソース抵抗・ドレイン抵抗を下げるなど、必要な特
性を有する化合物半導体装置を得るために、電気的活性
層の深さ方向のキャリアプロファイルを上記所望特性に
応じて変更することができる化合物半導体装置の製造方
法を提供することである。
ためそれぞれの領域の表面のキャリア濃度を十分に高く
すること困難であるという課題もあった。したがって、
この発明の目的は、このような課題を解決して、高い相
互コンダクタンス（ｇm ）を得る、高いゲート耐圧を得
る、ソース抵抗・ドレイン抵抗を下げるなど、必要な特
性を有する化合物半導体装置を得るために、電気的活性
層の深さ方向のキャリアプロファイルを上記所望特性に
応じて変更することができる化合物半導体装置の製造方
法を提供することである。
【０００８】
【課題を解決するための手段】請求項１記載の化合物半
導体装置の製造方法は、ゲート電極の形成前に III−Ｖ
族化合物半導体基板上の電気的活性層となる領域以外の
領域にマスクを形成する工程と、マスクの形成後に III
−Ｖ族化合物半導体基板を硫黄を含む溶液に浸して表面
に硫黄を含む薄膜を形成する工程と、 III−Ｖ族化合物
半導体基板のアニールによりｎ型のドーパントとしての
硫黄を拡散させてゲート電極形成予定部の下方の III−
Ｖ族化合物半導体基板中に電気的活性層を形成する工程
を含むことを特徴とする。
導体装置の製造方法は、ゲート電極の形成前に III−Ｖ
族化合物半導体基板上の電気的活性層となる領域以外の
領域にマスクを形成する工程と、マスクの形成後に III
−Ｖ族化合物半導体基板を硫黄を含む溶液に浸して表面
に硫黄を含む薄膜を形成する工程と、 III−Ｖ族化合物
半導体基板のアニールによりｎ型のドーパントとしての
硫黄を拡散させてゲート電極形成予定部の下方の III−
Ｖ族化合物半導体基板中に電気的活性層を形成する工程
を含むことを特徴とする。
【０００９】請求項２記載の化合物半導体装置の製造方
法は、ゲート電極形成後に III−Ｖ族化合物半導体基板
上の電気的活性層となる領域以外の領域にマスクを形成
する工程と、マスクの形成後に III−Ｖ族化合物半導体
基板を硫黄を含む溶液に浸して表面にｎ型のドーパント
としての硫黄を含む薄膜を形成する工程と、 III−Ｖ族
化合物半導体基板のアニールにより硫黄を拡散させてゲ
ート電極の両側の III−Ｖ族化合物半導体基板のソース
・ドレイン領域中に電気的活性層を形成する工程を含む
ことを特徴とする。
法は、ゲート電極形成後に III−Ｖ族化合物半導体基板
上の電気的活性層となる領域以外の領域にマスクを形成
する工程と、マスクの形成後に III−Ｖ族化合物半導体
基板を硫黄を含む溶液に浸して表面にｎ型のドーパント
としての硫黄を含む薄膜を形成する工程と、 III−Ｖ族
化合物半導体基板のアニールにより硫黄を拡散させてゲ
ート電極の両側の III−Ｖ族化合物半導体基板のソース
・ドレイン領域中に電気的活性層を形成する工程を含む
ことを特徴とする。
【００１０】
【作用】この発明の製造方法によれば、硫黄を含む溶液
に浸して III−Ｖ族化合物半導体基板の表面に硫黄を含
む薄膜を形成し、ｎ型のドーパントとしての硫黄をアニ
ールにより拡散させる。硫黄を拡散させたときのキャリ
アプロファイルは、図４に示すように、例えば８２０
℃，１５分の電気炉アニールを行うと、図４において曲
線Ａで示すように深くまで平坦となり、例えば８５０
℃，１０秒のランプアニールを行うと図４において曲線
Ｂで示すように表面側が高濃度でかつ裾が急峻になる。
に浸して III−Ｖ族化合物半導体基板の表面に硫黄を含
む薄膜を形成し、ｎ型のドーパントとしての硫黄をアニ
ールにより拡散させる。硫黄を拡散させたときのキャリ
アプロファイルは、図４に示すように、例えば８２０
℃，１５分の電気炉アニールを行うと、図４において曲
線Ａで示すように深くまで平坦となり、例えば８５０
℃，１０秒のランプアニールを行うと図４において曲線
Ｂで示すように表面側が高濃度でかつ裾が急峻になる。
【００１１】したがって、請求項１の製造方法では、長
時間の電気炉アニールでゲート電極下のキャリアプロフ
ァイルは深くまで平坦となり、高耐圧のＦＥＴが得ら
れ、短時間のランプアニールでゲート電極下のキャリア
プロファイルは表面側が高濃度でかつ裾が急峻になり、
高ｇm のＦＥＴが得られる。また、請求項２の製造方法
では、短時間のランプアニールによりゲート電極の両側
のソース・ドレイン領域のキャリアプロファイルは表面
側に高濃度層が形成され、ソース抵抗・ドレイン抵抗を
下げることが可能である。
時間の電気炉アニールでゲート電極下のキャリアプロフ
ァイルは深くまで平坦となり、高耐圧のＦＥＴが得ら
れ、短時間のランプアニールでゲート電極下のキャリア
プロファイルは表面側が高濃度でかつ裾が急峻になり、
高ｇm のＦＥＴが得られる。また、請求項２の製造方法
では、短時間のランプアニールによりゲート電極の両側
のソース・ドレイン領域のキャリアプロファイルは表面
側に高濃度層が形成され、ソース抵抗・ドレイン抵抗を
下げることが可能である。
【００１２】なお、図４において、曲線Ｃは、従来例に
おいて、Ｓｉ+ を８０ｋｅＶ，３．６×１０12ｃｍ-2の
イオン注入をし、８２０℃，１５分の電気炉アニールを
行ったときのキャリアプロファイルを示している。
おいて、Ｓｉ+ を８０ｋｅＶ，３．６×１０12ｃｍ-2の
イオン注入をし、８２０℃，１５分の電気炉アニールを
行ったときのキャリアプロファイルを示している。
【００１３】
【実施例】以下、この発明の化合物半導体装置の製造方
法の実施例について、図面を参照しながら説明する。 〔第１の実施例〕この発明の第１の実施例を図１に基づ
いて説明する。
法の実施例について、図面を参照しながら説明する。 〔第１の実施例〕この発明の第１の実施例を図１に基づ
いて説明する。
【００１４】このＧａＡｓＭＥＳＦＥＴの製造方法で
は、まず、図１（ａ）に示すように、半絶縁性ＧａＡｓ
基板（ III−Ｖ族化合物半導体基板）１に、レジスト３
をマスクにして、Ｓｉ+ を１２０ｋｅＶ，５×１０13ｃ
ｍ-2で注入してソース・ドレイン領域となるｎ+ 型注入
層２を形成する。つぎに、同図（ｂ）に示すように、半
絶縁性ＧａＡｓ基板１上の電気的活性層となる領域（ゲ
ート電極形成予定部の下方およびその両側のソース・ド
レイン領域の一部）以外の領域にＳｉＯ2 膜からなるマ
スク５を形成し、この後半絶縁性ＧａＡｓ基板１を硫化
アンモニウム溶液に５分浸して、メタノールで洗浄する
と、硫黄を含む薄膜４が形成される。
は、まず、図１（ａ）に示すように、半絶縁性ＧａＡｓ
基板（ III−Ｖ族化合物半導体基板）１に、レジスト３
をマスクにして、Ｓｉ+ を１２０ｋｅＶ，５×１０13ｃ
ｍ-2で注入してソース・ドレイン領域となるｎ+ 型注入
層２を形成する。つぎに、同図（ｂ）に示すように、半
絶縁性ＧａＡｓ基板１上の電気的活性層となる領域（ゲ
ート電極形成予定部の下方およびその両側のソース・ド
レイン領域の一部）以外の領域にＳｉＯ2 膜からなるマ
スク５を形成し、この後半絶縁性ＧａＡｓ基板１を硫化
アンモニウム溶液に５分浸して、メタノールで洗浄する
と、硫黄を含む薄膜４が形成される。
【００１５】その状態で同図（ｃ）に示すＳｉＯ2 膜か
らなるアニール保護膜７を形成して、８２０℃，１５分
の電気炉アニールを行うと硫黄が拡散したｎ型領域６が
ゲート電極形成予定部の下方およびその両側のソース・
ドレイン領域の一部に形成される。ＳｉＯ2 膜からなる
マスク５とアニール保護膜７とを除去して従来例と同様
にして同図（ｄ）に示すソース電極８およびドレイン電
極９を形成する。オーミック接触を得るため４５０℃，
７分の熱処理を施した後、フォトリソグラフィーによる
レジストのパターニング，Ａｌ／Ｔｉの蒸着，リフトオ
フを行い、同図（ｅ）に示すゲート電極１０を形成す
る。そして、素子保護膜１１であるＳｉ3 Ｎ4 を化学気
相成長法（ＣＶＤ法）で成長させる。
らなるアニール保護膜７を形成して、８２０℃，１５分
の電気炉アニールを行うと硫黄が拡散したｎ型領域６が
ゲート電極形成予定部の下方およびその両側のソース・
ドレイン領域の一部に形成される。ＳｉＯ2 膜からなる
マスク５とアニール保護膜７とを除去して従来例と同様
にして同図（ｄ）に示すソース電極８およびドレイン電
極９を形成する。オーミック接触を得るため４５０℃，
７分の熱処理を施した後、フォトリソグラフィーによる
レジストのパターニング，Ａｌ／Ｔｉの蒸着，リフトオ
フを行い、同図（ｅ）に示すゲート電極１０を形成す
る。そして、素子保護膜１１であるＳｉ3 Ｎ4 を化学気
相成長法（ＣＶＤ法）で成長させる。
【００１６】この実施例によれば、長時間の電気炉アニ
ールでゲート電極下のキャリアプロファイルは深くまで
平坦となり、高耐圧のＦＥＴが得られる。なお、アニー
ルを短時間のランプアニールとすれば、ゲート電極下の
キャリアプロファイルは表面側が高濃度でかつ裾が急峻
になり、高ｇm のＦＥＴが得られる。
ールでゲート電極下のキャリアプロファイルは深くまで
平坦となり、高耐圧のＦＥＴが得られる。なお、アニー
ルを短時間のランプアニールとすれば、ゲート電極下の
キャリアプロファイルは表面側が高濃度でかつ裾が急峻
になり、高ｇm のＦＥＴが得られる。
【００１７】また、実施例においては、硫化アンモニウ
ムを用いたが、硫化ナトリウムなど他の硫黄を含む溶液
でも可能である。 〔第２の実施例〕この発明の第２の実施例を図２に基づ
いて説明する。このＧａＡｓＭＥＳＦＥＴの製造方法で
は、まず、図２（ａ）に示すように、、半絶縁性ＧａＡ
ｓ基板（ III−Ｖ族化合物半導体基板）２１に、レジス
ト２３をマスクにして、Ｓｉ+ を２５ｋｅＶ，４×１０
12ｃｍ-2で注入してゲート電極形成予定部の下方および
その両側にｎ型注入領域２２を形成する。
ムを用いたが、硫化ナトリウムなど他の硫黄を含む溶液
でも可能である。 〔第２の実施例〕この発明の第２の実施例を図２に基づ
いて説明する。このＧａＡｓＭＥＳＦＥＴの製造方法で
は、まず、図２（ａ）に示すように、、半絶縁性ＧａＡ
ｓ基板（ III−Ｖ族化合物半導体基板）２１に、レジス
ト２３をマスクにして、Ｓｉ+ を２５ｋｅＶ，４×１０
12ｃｍ-2で注入してゲート電極形成予定部の下方および
その両側にｎ型注入領域２２を形成する。
【００１８】つぎに、高融点金属であるＷＳｉの成膜・
加工を行い、同図（ｂ）に示すようにゲート電極２４を
形成する。その後、半絶縁性ＧａＡｓ基板２１上の電気
的活性層となる領域（ゲート電極２４の両側のソース・
ドレイン形成予定領域）を除く領域にＳｉＯ2 膜からな
るマスク２６を形成し、その後硫化アンモニウム溶液に
５分浸してメタノールで洗浄すると、同図（ｃ）に示す
ように硫黄を含む薄膜２５が形成される。
加工を行い、同図（ｂ）に示すようにゲート電極２４を
形成する。その後、半絶縁性ＧａＡｓ基板２１上の電気
的活性層となる領域（ゲート電極２４の両側のソース・
ドレイン形成予定領域）を除く領域にＳｉＯ2 膜からな
るマスク２６を形成し、その後硫化アンモニウム溶液に
５分浸してメタノールで洗浄すると、同図（ｃ）に示す
ように硫黄を含む薄膜２５が形成される。
【００１９】その状態で同図（ｄ）に示すように、Ｓｉ
Ｏ2 膜からなるアニール保護膜２８を形成して、８５０
℃，１０秒のランプアニールを行うと硫黄が拡散したｎ
型領域（ソース・ドレイン領域）２７が形成される。Ｓ
ｉＯ2 膜２８を窓開けし、従来例と同様にして同図
（ｅ）に示すように、ソース電極２９およびドレイン電
極３０を形成する。オーミック接触を得るため４５０
℃，７分の熱処理を施した後、素子保護膜３１であるＳ
ｉ3 Ｎ4 膜を化学気相成長法（ＣＶＤ法）で成長させ
る。
Ｏ2 膜からなるアニール保護膜２８を形成して、８５０
℃，１０秒のランプアニールを行うと硫黄が拡散したｎ
型領域（ソース・ドレイン領域）２７が形成される。Ｓ
ｉＯ2 膜２８を窓開けし、従来例と同様にして同図
（ｅ）に示すように、ソース電極２９およびドレイン電
極３０を形成する。オーミック接触を得るため４５０
℃，７分の熱処理を施した後、素子保護膜３１であるＳ
ｉ3 Ｎ4 膜を化学気相成長法（ＣＶＤ法）で成長させ
る。
【００２０】この実施例においては、短時間のランプア
ニールによりゲート電極の両側のソース・ドレイン領域
のキャリアプロファイルは表面側に高濃度層が形成さ
れ、ソース抵抗・ドレイン抵抗を下げることが可能であ
る。なお、この実施例においては、硫化アンモニウムを
用いたが、硫化ナトリウムなど他の硫黄を含む溶液でも
可能である。
ニールによりゲート電極の両側のソース・ドレイン領域
のキャリアプロファイルは表面側に高濃度層が形成さ
れ、ソース抵抗・ドレイン抵抗を下げることが可能であ
る。なお、この実施例においては、硫化アンモニウムを
用いたが、硫化ナトリウムなど他の硫黄を含む溶液でも
可能である。
【００２１】また、この第２の実施例においては、ゲー
ト電極下の活性領域をイオン注入により形成したが、エ
ピタキシャル成長により形成する場合にも適用できる。
ト電極下の活性領域をイオン注入により形成したが、エ
ピタキシャル成長により形成する場合にも適用できる。
【００２２】
【発明の効果】この発明の化合物半導体装置の製造方法
によれば、硫黄を含む溶液に浸して III−Ｖ族化合物半
導体基板の表面に硫黄を含む薄膜を形成し、ｎ型のドー
パントとしての硫黄をアニールにより拡散させる構成と
し、アニール条件を異ならせることにより、高いゲート
耐圧のＦＥＴ、高ｇm のＦＥＴ、あるいはソース抵抗・
ドレイン抵抗の低いＦＥＴなどを簡便な手法で得ること
が可能である。
によれば、硫黄を含む溶液に浸して III−Ｖ族化合物半
導体基板の表面に硫黄を含む薄膜を形成し、ｎ型のドー
パントとしての硫黄をアニールにより拡散させる構成と
し、アニール条件を異ならせることにより、高いゲート
耐圧のＦＥＴ、高ｇm のＦＥＴ、あるいはソース抵抗・
ドレイン抵抗の低いＦＥＴなどを簡便な手法で得ること
が可能である。
【図１】この発明の第１の実施例におけるＧａＡｓＭＥ
ＳＦＥＴ（化合物半導体装置）の製造方法を示す工程順
断面図である。
ＳＦＥＴ（化合物半導体装置）の製造方法を示す工程順
断面図である。
【図２】この発明の第２の実施例におけるＧａＡｓＭＥ
ＳＦＥＴ（化合物半導体装置）の製造方法を示す工程順
断面図である。
ＳＦＥＴ（化合物半導体装置）の製造方法を示す工程順
断面図である。
【図３】従来のＧａＡｓＭＥＳＦＥＴ（化合物半導体装
置）の製造方法を示す工程順断面図である。
置）の製造方法を示す工程順断面図である。
【図４】各種アニール条件によるキャリアプロファイル
の違いを示す特性図である。
の違いを示す特性図である。
１ 半絶縁性ＧａＡｓ基板 ２ ｎ+ 型注入領域 ３ レジスト ４ 硫黄を含む薄膜 ５ マスク（ＳｉＯ2 ） ６ ｎ型領域（硫黄拡散領域） ７ アニール保護膜（ＳｉＯ2 ） ８ ソース電極 ９ ドレイン電極 １０ ゲート電極 １１ 素子保護膜（Ｓｉ3 Ｎ4 ） ２１ 半絶縁性ＧａＡｓ基板 ２２ ｎ型注入領域 ２３ レジスト ２４ ゲート電極 ２５ 硫黄を含む薄膜 ２６ マスク（ＳｉＯ2 ） ２７ ｎ型領域（硫黄拡散領域） ２８ アニール保護膜（ＳｉＯ2 ） ２９ ソース電極 ３０ ドレイン電極 ３１ 素子保護膜（Ｓｉ3 Ｎ4 ）
Claims (2)
- 【請求項１】 ゲート電極の形成前に III−Ｖ族化合物
半導体基板上の電気的活性層となる領域以外の領域にマ
スクを形成する工程と、前記マスクの形成後に前記 III
−Ｖ族化合物半導体基板を硫黄を含む溶液に浸して表面
に硫黄を含む薄膜を形成する工程と、前記 III−Ｖ族化
合物半導体基板のアニールにより前記硫黄を拡散させて
前記ゲート電極形成予定部の下方の前記 III−Ｖ族化合
物半導体基板中に電気的活性層を形成する工程とを含む
化合物半導体装置の製造方法。 - 【請求項２】 ゲート電極形成後に III−Ｖ族化合物半
導体基板上の電気的活性層となる領域以外の領域にマス
クを形成する工程と、前記マスクの形成後に前記 III−
Ｖ族化合物半導体基板を硫黄を含む溶液に浸して表面に
硫黄を含む薄膜を形成する工程と、前記 III−Ｖ族化合
物半導体基板のアニールにより前記硫黄を拡散させて前
記ゲート電極の両側の前記 III−Ｖ族化合物半導体基板
のソース・ドレイン領域中に電気的活性層を形成する工
程とを含む化合物半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3243017A JPH0582554A (ja) | 1991-09-24 | 1991-09-24 | 化合物半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3243017A JPH0582554A (ja) | 1991-09-24 | 1991-09-24 | 化合物半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0582554A true JPH0582554A (ja) | 1993-04-02 |
Family
ID=17097639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3243017A Pending JPH0582554A (ja) | 1991-09-24 | 1991-09-24 | 化合物半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0582554A (ja) |
-
1991
- 1991-09-24 JP JP3243017A patent/JPH0582554A/ja active Pending
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