JPH0582558A - 電界効果型トランジスタ - Google Patents
電界効果型トランジスタInfo
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- JPH0582558A JPH0582558A JP23924191A JP23924191A JPH0582558A JP H0582558 A JPH0582558 A JP H0582558A JP 23924191 A JP23924191 A JP 23924191A JP 23924191 A JP23924191 A JP 23924191A JP H0582558 A JPH0582558 A JP H0582558A
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Abstract
(57)【要約】
【構成】ｎ型電界効果型トランジスタは、Ｓｉ(１１０)
基板１上に形成された歪み緩和したＳｉ1-yＧｅyバッフ
ァ層２，バッファ層に格子整合して引っ張り歪みを受け
たＳｉチャネル層３及びＳｉ1-xＧｅx層４，ｎ−Ｓｉ
1-xＧｅx層５，Ｓｉ1-zＧｅz層６，Ｓｉ層７，ソース，
ドレイン領域８，９及びゲート電極１１，ソース，ドレ
イン電極１０，１２からなる。 【効果】Ｓｉ1-yＧｅy(１１０)面上に形成したＳｉ1-x
Ｇｅx／Ｓｉ界面の＜００１＞方向をチャネルとするこ
とによって、量子準位間の散乱を減少させ移動度を高め
ることができ、高利得のｎ型電界効果型トランジスタを
得ることができる。
基板１上に形成された歪み緩和したＳｉ1-yＧｅyバッフ
ァ層２，バッファ層に格子整合して引っ張り歪みを受け
たＳｉチャネル層３及びＳｉ1-xＧｅx層４，ｎ−Ｓｉ
1-xＧｅx層５，Ｓｉ1-zＧｅz層６，Ｓｉ層７，ソース，
ドレイン領域８，９及びゲート電極１１，ソース，ドレ
イン電極１０，１２からなる。 【効果】Ｓｉ1-yＧｅy(１１０)面上に形成したＳｉ1-x
Ｇｅx／Ｓｉ界面の＜００１＞方向をチャネルとするこ
とによって、量子準位間の散乱を減少させ移動度を高め
ることができ、高利得のｎ型電界効果型トランジスタを
得ることができる。
Description
【０００１】
【産業上の利用分野】本発明は、Ｓｉ系の電界効果型ト
ランジスタ、特に、Ｓｉ−Ｇｅヘテロ接合をした高利得
のｎ型電界効果型トランジスタに関する。
ランジスタ、特に、Ｓｉ−Ｇｅヘテロ接合をした高利得
のｎ型電界効果型トランジスタに関する。
【０００２】
【従来の技術】Ｓｉ系のｎ型電界効果型トランジスタ
(ＦＥＴ)を高利得化するための構造として、ＳｉＧｅ／
Ｓｉヘテロ構造の変調ドープ電界効果型トランジスタ
（MODFET）が知られている〔アイイーイーイー トラン
ザクションズ オン エレクトロンデバイシズ（IEEE T
rans.Electron Devices）ＥＤ−３３ ６３３(１９８
６)〕。このトランジスタについて、図３，図４を用い
て説明する。
(ＦＥＴ)を高利得化するための構造として、ＳｉＧｅ／
Ｓｉヘテロ構造の変調ドープ電界効果型トランジスタ
（MODFET）が知られている〔アイイーイーイー トラン
ザクションズ オン エレクトロンデバイシズ（IEEE T
rans.Electron Devices）ＥＤ−３３ ６３３(１９８
６)〕。このトランジスタについて、図３，図４を用い
て説明する。
【０００３】図３に模式的に示した従来のＭＯＤＦＥＴ
は、Ｓｉ(００１)基板１３上に形成された歪みを緩和し
たＳｉ0.75Ｇｅ0.25バッファ層１４、バッファ層に格子
整合して引っ張り歪みを受けたＳｉチャネル１５及びア
ンド−プＳｉ0.5Ｇｅ0.5層１６，ｎ型Ｓｉ0.5Ｇｅ0.5層
１７，Ｓｉ1-zＧｅz層１８，Ｓｉ層１９、及びソース，
ドレイン電極２０，２２、ゲート電極２１から構成され
る。本構造において、電子はドーピング層１７からノン
ドープのＳｉ層１５へと供給され、ＳｉＧｅ／Ｓｉ界面
のＳｉ側が電子の走行するチャネルとなるため、電子は
不純物散乱を受けず、二次元的に高移動度で走行するこ
とができる。
は、Ｓｉ(００１)基板１３上に形成された歪みを緩和し
たＳｉ0.75Ｇｅ0.25バッファ層１４、バッファ層に格子
整合して引っ張り歪みを受けたＳｉチャネル１５及びア
ンド−プＳｉ0.5Ｇｅ0.5層１６，ｎ型Ｓｉ0.5Ｇｅ0.5層
１７，Ｓｉ1-zＧｅz層１８，Ｓｉ層１９、及びソース，
ドレイン電極２０，２２、ゲート電極２１から構成され
る。本構造において、電子はドーピング層１７からノン
ドープのＳｉ層１５へと供給され、ＳｉＧｅ／Ｓｉ界面
のＳｉ側が電子の走行するチャネルとなるため、電子は
不純物散乱を受けず、二次元的に高移動度で走行するこ
とができる。
【０００４】さらに、図４に示したように、Ｓｉチャネ
ル層内の引っ張り歪みによって伝導帯の底の六重縮退が
解け、電子は＜００１＞及び＜００−１＞方向の二つの
バレイに局在する。これらの電子は、チャネル方向で
は、バルクの有効質量ｍe(≒０.２６ｍ0：ｍ0は真空中
の電子質量)よりも軽い有効質量ｍt(≒０.１９ｍ0)をも
っている。不純物散乱がなく、フォノン散乱のみによっ
て電子の移動度が決まる場合、移動度は電子の有効質量
の(−５／２)乗に比例する。従って、歪みＳｉ(００１)
をチャネルとする電界効果型トランジスタでは、電子移
動度をバルクよりも高い約３３００cm2／Ｖｓ まで増加
させることができると期待されていた。
ル層内の引っ張り歪みによって伝導帯の底の六重縮退が
解け、電子は＜００１＞及び＜００−１＞方向の二つの
バレイに局在する。これらの電子は、チャネル方向で
は、バルクの有効質量ｍe(≒０.２６ｍ0：ｍ0は真空中
の電子質量)よりも軽い有効質量ｍt(≒０.１９ｍ0)をも
っている。不純物散乱がなく、フォノン散乱のみによっ
て電子の移動度が決まる場合、移動度は電子の有効質量
の(−５／２)乗に比例する。従って、歪みＳｉ(００１)
をチャネルとする電界効果型トランジスタでは、電子移
動度をバルクよりも高い約３３００cm2／Ｖｓ まで増加
させることができると期待されていた。
【０００５】
【発明が解決しようとする課題】しかし、図３に示した
電界効果トランジスタでは、電子濃度(ｎs）が高くなっ
た場合に、電子はＳｉＧｅ／Ｓｉ界面のチャネル内で第
一量子準位だけでなく第二量子準位も占めるようになる
ために、量子準位間の散乱が大きくなり、移動度は１５
５０cm2／ＶｓとノンドープのバルクＳｉと同程度であ
った。
電界効果トランジスタでは、電子濃度(ｎs）が高くなっ
た場合に、電子はＳｉＧｅ／Ｓｉ界面のチャネル内で第
一量子準位だけでなく第二量子準位も占めるようになる
ために、量子準位間の散乱が大きくなり、移動度は１５
５０cm2／ＶｓとノンドープのバルクＳｉと同程度であ
った。
【０００６】本発明の目的は、高電子濃度でもチャネル
内の量子準位間の散乱を小さくすることによって高移動
度を得ることができ、ひいては相互コンダクタンス
(ｇm) の大きな高利得の電界効果型トランジスタを得る
ことにある。
内の量子準位間の散乱を小さくすることによって高移動
度を得ることができ、ひいては相互コンダクタンス
(ｇm) の大きな高利得の電界効果型トランジスタを得る
ことにある。
【０００７】
【課題を解決するための手段】上記目的は、Ｓｉ1-yＧ
ｅy(１１０)層上にチャネルとなるＳｉ層、及び不純物
供給層となるＳｉ1-xＧｅxを歪み成長させ、Ｓｉ1-xＧ
ｅx／Ｓｉ界面のＳｉ側の＜００１＞方向をチャネルと
することによって達成される。
ｅy(１１０)層上にチャネルとなるＳｉ層、及び不純物
供給層となるＳｉ1-xＧｅxを歪み成長させ、Ｓｉ1-xＧ
ｅx／Ｓｉ界面のＳｉ側の＜００１＞方向をチャネルと
することによって達成される。
【０００８】
【作用】図１に示したように、歪み緩和したＳｉ1-yＧ
ｅy(１１０)バッファ層２上に、バッファ層に格子整合
させてＳｉチャネル３及びＳｉ1-xＧｅx層４，５を形成
すると、図５に示したように、電子はドーピング層５か
らノンドープのＳｉ層４へと供給され、Ｓｉ1-xＧｅx／
Ｓｉ界面のＳｉ側がチャネルとなる。
ｅy(１１０)バッファ層２上に、バッファ層に格子整合
させてＳｉチャネル３及びＳｉ1-xＧｅx層４，５を形成
すると、図５に示したように、電子はドーピング層５か
らノンドープのＳｉ層４へと供給され、Ｓｉ1-xＧｅx／
Ｓｉ界面のＳｉ側がチャネルとなる。
【０００９】Ｓｉ1-yＧｅy(１１０)層上に形成されたＳ
ｉ層は、図２に示したように、引っ張り歪みのため伝導
帯の底の六重縮退が解け、電子は＜１００＞，＜−１０
０＞，＜０１０＞及び＜０−１０＞方向の四つのバレイ
に局在する。これらの電子は、＜００１＞チャネル方向
では有効質量ｍt をもつため、(００１)面上のＳｉ層と
同様に高い移動度が期待できる。ここで、Ｓｉ1-xＧｅx
／Ｓｉ界面付近のフェルミレベル(ＥF)は、第一量子準
位のエネルギＥ1を基準にすると、プランク定数ｈ′(＝
ｈ／２π)，２次元電子濃度(ｎs)，バレイ縮退度(ｇv)
及びチャネル方向の有効質量を用いて次式で表すことが
できる。
ｉ層は、図２に示したように、引っ張り歪みのため伝導
帯の底の六重縮退が解け、電子は＜１００＞，＜−１０
０＞，＜０１０＞及び＜０−１０＞方向の四つのバレイ
に局在する。これらの電子は、＜００１＞チャネル方向
では有効質量ｍt をもつため、(００１)面上のＳｉ層と
同様に高い移動度が期待できる。ここで、Ｓｉ1-xＧｅx
／Ｓｉ界面付近のフェルミレベル(ＥF)は、第一量子準
位のエネルギＥ1を基準にすると、プランク定数ｈ′(＝
ｈ／２π)，２次元電子濃度(ｎs)，バレイ縮退度(ｇv)
及びチャネル方向の有効質量を用いて次式で表すことが
できる。
【００１０】
【数１】 ＥF−Ｅ1＝πｈ′2ｎs／ｇvｍt …(1） 図２に示したように、(１１０)面上に歪み成長したＳｉ
層ではｇv＝４ であり、図４に示したように、(００１)
面上に歪み成長したＳｉ層ではｇv＝２ である。数１に
基づいてフェルミレベル(ＥF−Ｅ1)とｎs との関係を計
算した結果を図６に示す。同図に示したように、(１１
０)面の方がＥFとＥ1の差が小さくなるので、高濃度で
も電子は第一量子準位のみに局在することが可能とな
り、量子準位間の散乱は減少する。
層ではｇv＝４ であり、図４に示したように、(００１)
面上に歪み成長したＳｉ層ではｇv＝２ である。数１に
基づいてフェルミレベル(ＥF−Ｅ1)とｎs との関係を計
算した結果を図６に示す。同図に示したように、(１１
０)面の方がＥFとＥ1の差が小さくなるので、高濃度で
も電子は第一量子準位のみに局在することが可能とな
り、量子準位間の散乱は減少する。
【００１１】さらに、Ｓｉ1-xＧｅx／Ｓｉ界面の量子井
戸を三角ポテンシャルで近似すると、第二量子準位と第
一量子準位のエネルギ差は膜厚方向の有効質量ｍnの(−
１／３）乗に比例する。これらの有効質量は、(００１)
面ではｍｎ≒０.９２ｍ0、(１１０）面ではｍn≒０.３
２ｍ0であり、第二量子準位と第一量子準位のエネルギ
差は(１１０)面の方が約１.４ 倍大きくなる。従って、
(１１０)面の方が第一量子準位から第二量子準位への遷
移確率が小さくなり、量子準位間の散乱も小さくなる。
戸を三角ポテンシャルで近似すると、第二量子準位と第
一量子準位のエネルギ差は膜厚方向の有効質量ｍnの(−
１／３）乗に比例する。これらの有効質量は、(００１)
面ではｍｎ≒０.９２ｍ0、(１１０）面ではｍn≒０.３
２ｍ0であり、第二量子準位と第一量子準位のエネルギ
差は(１１０)面の方が約１.４ 倍大きくなる。従って、
(１１０)面の方が第一量子準位から第二量子準位への遷
移確率が小さくなり、量子準位間の散乱も小さくなる。
【００１２】このような作用によって、(１１０)面上に
形成したＳｉ1-xＧｅx／Ｓｉチャネルにおいて、量子準
位間の散乱を減少させて高移動度、即ち、高利得の電界
効果型トランジスタを実現することが可能となる。
形成したＳｉ1-xＧｅx／Ｓｉチャネルにおいて、量子準
位間の散乱を減少させて高移動度、即ち、高利得の電界
効果型トランジスタを実現することが可能となる。
【００１３】
【実施例】以下、実施例を用いて本発明を説明する。
【００１４】〈実施例１〉本実施例では、図１を用いて
ＭＥＳ型のＦＥＴを作製した例について述べる。まず、
１０００Ω・cmのｐ−Ｓｉ(１１０)基板１を化学処理し
た後、分子線成長(ＭＢＥ)装置内に導入し、基板表面を
清浄化する。基板温度を５２０℃に設定した後、基板に
Ｓｉ及びＧｅの分子線を照射し、ｙ＝０.２５ なる膜厚
１μｍのＳｉ1-yＧｅyバッファ層２を歪み緩和して成長
させる。さらにその上に、膜厚２０ｎｍのＳｉチャネル
層３、１×１０12(１／cm2）のＳｂを原子層ドープした
ｘ＝０.５なるｎ−Ｓｉ1-xＧｅx層５を含む膜厚１０ｎ
ｍのＳｉ1-xＧｅx 層４を成長温度４００℃で歪み成長
の条件下で、順次、形成した。さらに、表面方向にｚが
ｘから０へと変化するような１０ｎｍのＳｉ1-zＧｅz層
６を形成した後、１０ｎｍのＳｉ層７を形成した。この
様にして作製したヘテロ構造をＭＢＥ装置から取り出
し、既知の手法を用いて、＜００１＞方向をチャネル方
向として、ソース，ドレイン領域８，９及びショットキ
ーバリア接合特性をもつゲート電極１１、ソース，ドレ
イン電極１０，１１を形成し、電界効果型トランジスタ
を作製した。
ＭＥＳ型のＦＥＴを作製した例について述べる。まず、
１０００Ω・cmのｐ−Ｓｉ(１１０)基板１を化学処理し
た後、分子線成長(ＭＢＥ)装置内に導入し、基板表面を
清浄化する。基板温度を５２０℃に設定した後、基板に
Ｓｉ及びＧｅの分子線を照射し、ｙ＝０.２５ なる膜厚
１μｍのＳｉ1-yＧｅyバッファ層２を歪み緩和して成長
させる。さらにその上に、膜厚２０ｎｍのＳｉチャネル
層３、１×１０12(１／cm2）のＳｂを原子層ドープした
ｘ＝０.５なるｎ−Ｓｉ1-xＧｅx層５を含む膜厚１０ｎ
ｍのＳｉ1-xＧｅx 層４を成長温度４００℃で歪み成長
の条件下で、順次、形成した。さらに、表面方向にｚが
ｘから０へと変化するような１０ｎｍのＳｉ1-zＧｅz層
６を形成した後、１０ｎｍのＳｉ層７を形成した。この
様にして作製したヘテロ構造をＭＢＥ装置から取り出
し、既知の手法を用いて、＜００１＞方向をチャネル方
向として、ソース，ドレイン領域８，９及びショットキ
ーバリア接合特性をもつゲート電極１１、ソース，ドレ
イン電極１０，１１を形成し、電界効果型トランジスタ
を作製した。
【００１５】このようにして作製したＭＯＤＦＥＴにお
いて、移動度は２５００cm2／Ｖｓであり、相互コンダ
クタンスは実行チャネル長０.５μｍ の素子で２００ｍ
Ｓ／mmと良好な値を示した。
いて、移動度は２５００cm2／Ｖｓであり、相互コンダ
クタンスは実行チャネル長０.５μｍ の素子で２００ｍ
Ｓ／mmと良好な値を示した。
【００１６】本実施例によれば、Ｓｉ1-yＧｅy(１１
０）層上に歪み成長したＳｉＧｅ／Ｓi界面の＜００１
＞方向をチャネルとすることによって、高利得のＭＥＳ
型の電界効果型を得ることができる。
０）層上に歪み成長したＳｉＧｅ／Ｓi界面の＜００１
＞方向をチャネルとすることによって、高利得のＭＥＳ
型の電界効果型を得ることができる。
【００１７】〈実施例２〉本実施例では、図７を用いて
ＭＯＳ型のＦＥＴを作製した例について述べる。まず、
実施例１と同様の方法でp−Ｓｉ(１１０)基板１上にｙ
＝０.２５なる膜厚１μｍのＳｉ1-yＧｅyバッファ層
２，膜厚２０ｎｍのＳｉチャネル層３，１×１０12(1／
cm2）のＳｂを原子層ドープしたｘ＝０.５なるｎ−Ｓｉ
1-xＧｅx層５を含む膜厚１０ｎｍのＳｉ1-xＧｅx層４，
１０ｎｍのＳｉ1-zＧｅz層６、及び１０ｎｍのＳｉ層７
を形成した。この様にして作製したヘテロ構造をＭＢＥ
装置から取り出した後、化学気相成長法によって膜厚１
２ｎｍのＳｉ酸化膜２３を形成し、さらに既知の手法を
用いて、＜００１＞方向をチャネル方向として、ソー
ス，ドレイン領域８，９及びゲート電極２４，ソース，
ドレイン電極１０，１２を形成し、電界効果型トランジ
スタを作製した。
ＭＯＳ型のＦＥＴを作製した例について述べる。まず、
実施例１と同様の方法でp−Ｓｉ(１１０)基板１上にｙ
＝０.２５なる膜厚１μｍのＳｉ1-yＧｅyバッファ層
２，膜厚２０ｎｍのＳｉチャネル層３，１×１０12(1／
cm2）のＳｂを原子層ドープしたｘ＝０.５なるｎ−Ｓｉ
1-xＧｅx層５を含む膜厚１０ｎｍのＳｉ1-xＧｅx層４，
１０ｎｍのＳｉ1-zＧｅz層６、及び１０ｎｍのＳｉ層７
を形成した。この様にして作製したヘテロ構造をＭＢＥ
装置から取り出した後、化学気相成長法によって膜厚１
２ｎｍのＳｉ酸化膜２３を形成し、さらに既知の手法を
用いて、＜００１＞方向をチャネル方向として、ソー
ス，ドレイン領域８，９及びゲート電極２４，ソース，
ドレイン電極１０，１２を形成し、電界効果型トランジ
スタを作製した。
【００１８】このようにして作製したＭＯＤＦＥＴにお
いて、移動度は２４００cm2／Ｖｓであり、相互コンダ
クタンスは実行チャネル長０.５μｍの素子で１５０ｍ
Ｓ／mmと良好な値を示した。
いて、移動度は２４００cm2／Ｖｓであり、相互コンダ
クタンスは実行チャネル長０.５μｍの素子で１５０ｍ
Ｓ／mmと良好な値を示した。
【００１９】本実施例によれば、Ｓｉ1-yＧｅy(１１０)
層上に歪み成長したＳｉＧｅ／Ｓｉ界面の＜００１＞方
向をチャネルとすることによって、高利得のＭＯＳ型の
電界効果型トランジスタを得ることができる。
層上に歪み成長したＳｉＧｅ／Ｓｉ界面の＜００１＞方
向をチャネルとすることによって、高利得のＭＯＳ型の
電界効果型トランジスタを得ることができる。
【００２０】
【発明の効果】本発明によれば、Ｓｉ1-yＧｅy(１１０)
面上に形成したＳｉ1-xＧｅx／Ｓｉ界面の＜００１＞方
向をチャネルとすることによって、量子準位間の散乱を
減少させ移動度を高めることができ、高利得のｎ型電界
効果型トランジスタを得ることができる。
面上に形成したＳｉ1-xＧｅx／Ｓｉ界面の＜００１＞方
向をチャネルとすることによって、量子準位間の散乱を
減少させ移動度を高めることができ、高利得のｎ型電界
効果型トランジスタを得ることができる。
【図１】本発明の一実施例の断面図。
【図２】歪みＳｉ(１１０)層の伝導帯の底付近のエネル
ギ説明図。
ギ説明図。
【図３】従来の技術を説明する断面図。
【図４】歪みＳｉ(００１)層の伝導帯の底付近のエネル
ギ説明図。
ギ説明図。
【図５】Ｓｉ1-xＧｅx／Ｓｉ界面付近のエネルギバンド
の説明図。
の説明図。
【図６】Ｓｉ1-xＧｅx／Ｓｉ界面付近のフェルミレベル
(ＥF−Ｅ1)と電子濃度の関係を示す説明図。
(ＥF−Ｅ1)と電子濃度の関係を示す説明図。
【図７】本発明の他の実施例の断面図。
１…Ｓｉ(１１０)基板、２…Ｓｉ1-yＧｅyバッファ層、
３…歪みＳｉチャネル層、４…Ｓｉ1-xＧｅx層、５…ｎ
−Ｓｉ1-xＧｅx層、６…Ｓｉ1-zＧｅz層、７…Ｓｉ層、
８，９…ソース，ドレイン領域、１０，１２…ソース，
ドレイン電極、１１…ゲート電極。
３…歪みＳｉチャネル層、４…Ｓｉ1-xＧｅx層、５…ｎ
−Ｓｉ1-xＧｅx層、６…Ｓｉ1-zＧｅz層、７…Ｓｉ層、
８，９…ソース，ドレイン領域、１０，１２…ソース，
ドレイン電極、１１…ゲート電極。
Claims (4)
- 【請求項１】第一のＳｉＧｅ(１１０)単結晶上に、面内
方向に伸長的に歪んだ第一のＳｉ単結晶層を形成し、前
記第一のＳｉ単結晶層の上に第二のＳｉＧｅ単結晶層を
形成し、前記第一のＳｉ単結晶層と第二のＳｉＧｅ単結
晶層との界面の＜００１＞方向をチャネルとすることを
特徴とする電界効果型トランジスタ。 - 【請求項２】請求項１において、Ｓｉ(１１０)基板上に
歪みを緩和した第一のＳｉＧｅ単結晶を形成した電界効
果型トランジスタ。 - 【請求項３】請求項１または２において、前記第二のＳ
ｉＧｅ単結晶層は、前記第一のＳｉ単結晶層と接合して
いる部分がアンドープであり、前記第一のＳｉ単結晶層
と離れた部分がｎ型にドーピングされている電界効果型
トランジスタ。 - 【請求項４】請求項１，２または３において、前記第二
のＳｉＧｅ単結晶層上に、表面に向かってＧｅ含有率が
徐々に０に変化するような第三のＳｉＧｅ単結晶層を形
成し、前記第三のＳｉＧｅ単結晶層の上に前記第二のＳ
ｉ単結晶層を形成し、前記第二のＳｉ単結晶層に接合し
てゲート酸化膜、もしくは前記第二のＳｉ単結晶層に対
してショットキー接合特性をもつゲート電極を形成した
電界効果型トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23924191A JPH0582558A (ja) | 1991-09-19 | 1991-09-19 | 電界効果型トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23924191A JPH0582558A (ja) | 1991-09-19 | 1991-09-19 | 電界効果型トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0582558A true JPH0582558A (ja) | 1993-04-02 |
Family
ID=17041843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23924191A Pending JPH0582558A (ja) | 1991-09-19 | 1991-09-19 | 電界効果型トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0582558A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5354700A (en) * | 1993-07-26 | 1994-10-11 | United Microelectronics Corporation | Method of manufacturing super channel TFT structure |
| US6583437B2 (en) | 2000-03-17 | 2003-06-24 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| KR100611783B1 (ko) * | 2000-05-23 | 2006-08-11 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
-
1991
- 1991-09-19 JP JP23924191A patent/JPH0582558A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5354700A (en) * | 1993-07-26 | 1994-10-11 | United Microelectronics Corporation | Method of manufacturing super channel TFT structure |
| US6583437B2 (en) | 2000-03-17 | 2003-06-24 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| US6709909B2 (en) | 2000-03-17 | 2004-03-23 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| KR100611783B1 (ko) * | 2000-05-23 | 2006-08-11 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
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