JPH0583193B2 - - Google Patents
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- JPH0583193B2 JPH0583193B2 JP62292408A JP29240887A JPH0583193B2 JP H0583193 B2 JPH0583193 B2 JP H0583193B2 JP 62292408 A JP62292408 A JP 62292408A JP 29240887 A JP29240887 A JP 29240887A JP H0583193 B2 JPH0583193 B2 JP H0583193B2
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- JP
- Japan
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- region
- forming
- lower electrode
- conductivity type
- type
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- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
(イ) 産業上の利用分野
本発明はMIS型容量素子を組み込んだ半導体集
積回路の、NPNトランジスタのhFE制御を容易な
らしめた製造方法に関する。
積回路の、NPNトランジスタのhFE制御を容易な
らしめた製造方法に関する。
(ロ) 従来の技術
バイポーラ型ICは、コレクタとなる半導体層
表面にベース、エミツタを２重拡散して形成した
縦型のNPNトランジスタを主体として構成され
ている。その為、前記NPNトランジスタを製造
するベース及びエミツタ拡散工程は必要不可欠の
工程であり、コレクタ直列抵抗を低減する為の高
濃度埋込層形成工程やエピタキシヤル層成長工
程、各素子を接合分離する為の分離領域形成工程
や電気的接続の為の電極形成工程等をと並んでバ
イポーラ型ICを製造するのに欠かせない工程
（基本工程）である。
表面にベース、エミツタを２重拡散して形成した
縦型のNPNトランジスタを主体として構成され
ている。その為、前記NPNトランジスタを製造
するベース及びエミツタ拡散工程は必要不可欠の
工程であり、コレクタ直列抵抗を低減する為の高
濃度埋込層形成工程やエピタキシヤル層成長工
程、各素子を接合分離する為の分離領域形成工程
や電気的接続の為の電極形成工程等をと並んでバ
イポーラ型ICを製造するのに欠かせない工程
（基本工程）である。
一方、回路的な要求から他の素子、例えば
PNPトランジスタ、抵抗、容量、ツエナーダイ
オード等を同一基板上に組み込みたい要求があ
る。この場合、工程の簡素化という点から可能な
限り前記本工程を流用した方が好ましいことは言
うまでもない。しかしながら、前記ベース及びエ
ミツタ拡散工程はNPNトランジスタの特性を最
重要視して諸条件が設定される為、前記基本工程
だけでは集積化が困難な場合が多い。そこで、基
本的なNPNトランジスタの形成を目的とせず、
他の素子を組み込む為もしくは他素子の特性を向
上することを目的として新規な工程を追加するこ
とがある。例えば前記エミツタ拡散によるカソー
ド領域とでツエナーダイオードのツエナー電圧を
制御するアノード領域を形成する為のP+拡散工
程、ベース領域とは比抵抗が異なる抵抗領域を形
成する為のＲ拡散工程やインプラ抵抗形成工程、
MOS型よりも大きな容量が得られる窒化膜容量
を形成する為の窒化膜形成工程、NPNトランジ
スタのコレクタ直列抵抗を更に低減する為のコレ
クタ低抵抗領域形成工程等がそれであり、全てバ
イポーラICの用途や目的及びコスト的な面から
検討して追加するか否かが決定される工程（オプ
シヨン工程）である。
PNPトランジスタ、抵抗、容量、ツエナーダイ
オード等を同一基板上に組み込みたい要求があ
る。この場合、工程の簡素化という点から可能な
限り前記本工程を流用した方が好ましいことは言
うまでもない。しかしながら、前記ベース及びエ
ミツタ拡散工程はNPNトランジスタの特性を最
重要視して諸条件が設定される為、前記基本工程
だけでは集積化が困難な場合が多い。そこで、基
本的なNPNトランジスタの形成を目的とせず、
他の素子を組み込む為もしくは他素子の特性を向
上することを目的として新規な工程を追加するこ
とがある。例えば前記エミツタ拡散によるカソー
ド領域とでツエナーダイオードのツエナー電圧を
制御するアノード領域を形成する為のP+拡散工
程、ベース領域とは比抵抗が異なる抵抗領域を形
成する為のＲ拡散工程やインプラ抵抗形成工程、
MOS型よりも大きな容量が得られる窒化膜容量
を形成する為の窒化膜形成工程、NPNトランジ
スタのコレクタ直列抵抗を更に低減する為のコレ
クタ低抵抗領域形成工程等がそれであり、全てバ
イポーラICの用途や目的及びコスト的な面から
検討して追加するか否かが決定される工程（オプ
シヨン工程）である。
上記オプシヨン工程を利用して形成したMIS型
容量を第３図に示す。同図において、１はＰ型半
導体基板、２はＮ型エピタキシヤル層、３はN+
型埋込層、４はP+型分離領域、５はアイランド、
６はエミツタ拡散によるN+型の下部電極領域、
７は高誘電率絶縁体としてのシリコン窒化膜
（Si3N4）、８はアルミニウム材料か成る上部電
極、９は酸化膜、１０は電極である。尚、窒化膜
を利用したMIS型容量としては、例えば特開昭60
−244056号公報に記載されている。
容量を第３図に示す。同図において、１はＰ型半
導体基板、２はＮ型エピタキシヤル層、３はN+
型埋込層、４はP+型分離領域、５はアイランド、
６はエミツタ拡散によるN+型の下部電極領域、
７は高誘電率絶縁体としてのシリコン窒化膜
（Si3N4）、８はアルミニウム材料か成る上部電
極、９は酸化膜、１０は電極である。尚、窒化膜
を利用したMIS型容量としては、例えば特開昭60
−244056号公報に記載されている。
(ハ) 発明が解決しようとする問題点
しかしながら、従来のMIS型容量は下部電極と
してNPNトランジスタのエミツタ領域を利用し
ている為、エミツタ領域形成用のＮ型不純物をデ
ポした後に窒化膜を形成し、その後でＮ型不純物
のドライブインを行なわなければならない。する
と、窒化膜のデポに使用する800℃前後の熱処理
がエミツタ領域を拡散させる為、NPNトランジ
スタhFE（電流増幅率）のばらつき大きく、そのコ
ントロールが難しい欠点があつた。
してNPNトランジスタのエミツタ領域を利用し
ている為、エミツタ領域形成用のＮ型不純物をデ
ポした後に窒化膜を形成し、その後でＮ型不純物
のドライブインを行なわなければならない。する
と、窒化膜のデポに使用する800℃前後の熱処理
がエミツタ領域を拡散させる為、NPNトランジ
スタhFE（電流増幅率）のばらつき大きく、そのコ
ントロールが難しい欠点があつた。
また、窒化膜の形成に必要なオプシヨン工程を
追加したか否かでエミツタ領域の熱処理条件を変
更する必要がある為、機種別の工程管理が必要で
あり、管理の共通化ができない欠点があつた。
追加したか否かでエミツタ領域の熱処理条件を変
更する必要がある為、機種別の工程管理が必要で
あり、管理の共通化ができない欠点があつた。
(ニ) 問題点を解決するための手段
本発明は斯上した欠点に鑑みてなされ、分離領
域２４の形成工程と同時にMIS型容量の下部電極
領域２６を形成する工程と、下部電極領域２６表
面の酸化膜２８をパターニングし、部分的に露出
する工程と、前記パターンを利用して選択的にＰ
型不純物を導入する工程と、前記露出した下部電
極領域２６表面に誘電体薄膜２９を形成する工程
と、誘電体薄膜２９を形成した後NPNトランジ
スタのエミツタ領域３０を拡散形成する工程とを
具備することを特徴とする。
域２４の形成工程と同時にMIS型容量の下部電極
領域２６を形成する工程と、下部電極領域２６表
面の酸化膜２８をパターニングし、部分的に露出
する工程と、前記パターンを利用して選択的にＰ
型不純物を導入する工程と、前記露出した下部電
極領域２６表面に誘電体薄膜２９を形成する工程
と、誘電体薄膜２９を形成した後NPNトランジ
スタのエミツタ領域３０を拡散形成する工程とを
具備することを特徴とする。
(ホ) 作用
本発明によれば、MIS型容量の下部電極として
分離領域２４を利用したので、エミツタ拡散工程
より先に窒化膜のデポを行うことができ、エミツ
タ領域３０形成以後のNPNトランジスタのhFEば
らつかせるような熱処理を排除できる。また、窒
化膜（Si3N4）デポ用の酸化膜パターンを利用し
てＰ型不純物をイオン注入又はデポジツトするの
で、誘電体薄膜２９下の下部電極領域２６の抵抗
成分を減少できる。
分離領域２４を利用したので、エミツタ拡散工程
より先に窒化膜のデポを行うことができ、エミツ
タ領域３０形成以後のNPNトランジスタのhFEば
らつかせるような熱処理を排除できる。また、窒
化膜（Si3N4）デポ用の酸化膜パターンを利用し
てＰ型不純物をイオン注入又はデポジツトするの
で、誘電体薄膜２９下の下部電極領域２６の抵抗
成分を減少できる。
(ヘ) 実施例
以下、本発明の一実施例を図面を参照しながら
詳細に説明する。
詳細に説明する。
先ず第１図Ａに示す如く、Ｐ型のシリコン半導
体基板２１の表面にアンチモン（Sb）又はヒ素
（As）等のＮ型不純物を選択的にドープしてN+
型埋込層２２を形成し、基板２１全面に厚さ５〜
10μのＮ型のエピタキシヤル層２３を積層する。
体基板２１の表面にアンチモン（Sb）又はヒ素
（As）等のＮ型不純物を選択的にドープしてN+
型埋込層２２を形成し、基板２１全面に厚さ５〜
10μのＮ型のエピタキシヤル層２３を積層する。
次に第１図Ｂに示す如く、基板２１表面からボ
ロン(B)を選択的に拡散することによつて、埋込層
２２を夫々取囲むようにエピタキシヤル層２３を
貫通するP+型の分離領域２４を形成する。分離
領域２４で囲まれたエピタキシヤル層２３が夫々
の回路素子を形成する為のアイランド２５とな
る。と同時に、分離領域２４拡散工程のボロン(B)
をアイランド２５表面の埋込層２２に対応する領
域にも拡散し、エピタキシヤル層２３表面から埋
込層２２に到達する下部電極領域２６を形成す
る。分離領域２４は飽和拡散で形成し、エピタキ
シヤル層２３を貫通させるのでその表面の不純物
濃度は1018atoms・cm-2前後となる。また、下部
電極領域２６の底部は全て埋込層２２と接する様
に形成し、埋込層２２によつて下部電極領域２６
を基板２１の接地電位から電気的に絶縁する。そ
の為、MIS型容量は電気的に独立するので、回路
構成上の制約が無い。
ロン(B)を選択的に拡散することによつて、埋込層
２２を夫々取囲むようにエピタキシヤル層２３を
貫通するP+型の分離領域２４を形成する。分離
領域２４で囲まれたエピタキシヤル層２３が夫々
の回路素子を形成する為のアイランド２５とな
る。と同時に、分離領域２４拡散工程のボロン(B)
をアイランド２５表面の埋込層２２に対応する領
域にも拡散し、エピタキシヤル層２３表面から埋
込層２２に到達する下部電極領域２６を形成す
る。分離領域２４は飽和拡散で形成し、エピタキ
シヤル層２３を貫通させるのでその表面の不純物
濃度は1018atoms・cm-2前後となる。また、下部
電極領域２６の底部は全て埋込層２２と接する様
に形成し、埋込層２２によつて下部電極領域２６
を基板２１の接地電位から電気的に絶縁する。そ
の為、MIS型容量は電気的に独立するので、回路
構成上の制約が無い。
次に第１図Ｃに示す如く、下部電極領域２６を
形成したアイランド２５とは別のアイランド２５
の表面にボロン(B)を選択的にイオン注入又は拡散
することによつてNPNトランジスタのベースと
なるベース領域２７を形成する。その後、エピタ
キシヤル層２３表面に熱酸化又はCVDによる酸
化膜２８を形成し、ポジ又はネガ型のフオトレジ
ストを利用して下部電極領域２６の表面の一部に
開孔部を有する酸化膜パターンを形成し、この酸
化膜パターンを利用して下部電極領域２６表面に
選択的にボロン(B)をイオン注入又はデポジツトす
る。本工程で下部電極領域２６表面のボロン(B)の
不純物濃度を1020atoms・cm-2前後まで向上させ
る。その為、下部電極領域２６の抵抗成分を減少
できる。
形成したアイランド２５とは別のアイランド２５
の表面にボロン(B)を選択的にイオン注入又は拡散
することによつてNPNトランジスタのベースと
なるベース領域２７を形成する。その後、エピタ
キシヤル層２３表面に熱酸化又はCVDによる酸
化膜２８を形成し、ポジ又はネガ型のフオトレジ
ストを利用して下部電極領域２６の表面の一部に
開孔部を有する酸化膜パターンを形成し、この酸
化膜パターンを利用して下部電極領域２６表面に
選択的にボロン(B)をイオン注入又はデポジツトす
る。本工程で下部電極領域２６表面のボロン(B)の
不純物濃度を1020atoms・cm-2前後まで向上させ
る。その為、下部電極領域２６の抵抗成分を減少
できる。
次に第１図Ｄに示す如く、エピタキシヤル層２
３全面に常圧CVD法等の技術を利用して膜厚数
百〜数千百Åのシリコン窒化膜（Si3N4）堆積
し、ドライエツチ等の技術を利用して前記露出し
た下部電極領域２６の表面を覆う誘電体薄膜２９
を形成する。シリコン窒化膜（Si3N4）シリコン
酸化膜（SiO2）よりも高い誘電率を示すので、
大容量を形成することが可能である。その後、誘
電体薄膜２９を覆う様にCVD法による酸化膜２
８を堆積させる。
３全面に常圧CVD法等の技術を利用して膜厚数
百〜数千百Åのシリコン窒化膜（Si3N4）堆積
し、ドライエツチ等の技術を利用して前記露出し
た下部電極領域２６の表面を覆う誘電体薄膜２９
を形成する。シリコン窒化膜（Si3N4）シリコン
酸化膜（SiO2）よりも高い誘電率を示すので、
大容量を形成することが可能である。その後、誘
電体薄膜２９を覆う様にCVD法による酸化膜２
８を堆積させる。
次に第１図Ｅに示す如く、今度はNPNトラン
ジスタのベース領域２７表面とアイランド２５表
面の酸化膜２８を開孔し、この酸化膜２８をマス
クとしてリン(P)を選択拡散すことによりN+型の
エミツタ領域３０とコレクタコンタクト領域３１
を形成する。
ジスタのベース領域２７表面とアイランド２５表
面の酸化膜２８を開孔し、この酸化膜２８をマス
クとしてリン(P)を選択拡散すことによりN+型の
エミツタ領域３０とコレクタコンタクト領域３１
を形成する。
次に第１図Ｆに示す如く、酸化膜２８上にネガ
又はポジ型のフオトレジストによるレジストパタ
ーンを形成し、誘電体薄膜２９上の酸化膜２８を
除去し、ウエツト又はドライエツチングによつて
酸化膜２８の所望の部分に電気的接続の為のコン
タクトホールを開孔する。そして、基板２１全面
に周知の蒸着又はスパツタ技術によりアルミニウ
ム層を形成し、このアルミニウム層を再度パター
ニングすることによつて所望形状の電極３２と誘
電体薄膜２９上の上部電極３３を形成する。
又はポジ型のフオトレジストによるレジストパタ
ーンを形成し、誘電体薄膜２９上の酸化膜２８を
除去し、ウエツト又はドライエツチングによつて
酸化膜２８の所望の部分に電気的接続の為のコン
タクトホールを開孔する。そして、基板２１全面
に周知の蒸着又はスパツタ技術によりアルミニウ
ム層を形成し、このアルミニウム層を再度パター
ニングすることによつて所望形状の電極３２と誘
電体薄膜２９上の上部電極３３を形成する。
斯上した本願の製造方法によれば、MIS型容量
の下部電極を形成するのに分離領域２４の拡散工
程を利用したので、何ら付加工程を要すること無
くMIS型容量の下部電極を構成できると共に誘電
体薄膜２９の製造工程をエミツタ拡散工程の前に
設置することができる。すると、エミツタ領域３
０形成用のリン(P)のデポジツトからリン(P)のドラ
イブインの間にMIS型容量形成の為の熱処理を配
置する必要が無く、デポジツトによつてリン(P)が
初期拡散された状態から即NPNトランジスタの
hFE（電流増幅率）コントロールの為の熱処理（ド
ライブイン）工程を行なうことができる。その
為、NPNトランジスタのhFEのばらつきが少な
く、MIS型容量を組み込んだことによるhFEコン
トロールの難しさを解消できる。また、MIS型容
量を組み込んだ機種とそうでない機種とでエミツ
タ領域３０の熱処理条件を一本化することができ
るので、機種別の工程管理が極めて容易になる。
の下部電極を形成するのに分離領域２４の拡散工
程を利用したので、何ら付加工程を要すること無
くMIS型容量の下部電極を構成できると共に誘電
体薄膜２９の製造工程をエミツタ拡散工程の前に
設置することができる。すると、エミツタ領域３
０形成用のリン(P)のデポジツトからリン(P)のドラ
イブインの間にMIS型容量形成の為の熱処理を配
置する必要が無く、デポジツトによつてリン(P)が
初期拡散された状態から即NPNトランジスタの
hFE（電流増幅率）コントロールの為の熱処理（ド
ライブイン）工程を行なうことができる。その
為、NPNトランジスタのhFEのばらつきが少な
く、MIS型容量を組み込んだことによるhFEコン
トロールの難しさを解消できる。また、MIS型容
量を組み込んだ機種とそうでない機種とでエミツ
タ領域３０の熱処理条件を一本化することができ
るので、機種別の工程管理が極めて容易になる。
そして更に、窒化膜デポの直前に下部電極領域
２６表面にＰ型不純物を導入するので、下部電極
の抵抗成分を減少し、MIS型容量の電圧依存性と
周波数依存制及びヒステリシス特性を小さくでき
る。しかも、誘電体薄膜２９形成の為の酸化膜パ
ターンを利用してＰ型不純物の導入を行うので、
工程の簡略化が図れる。
２６表面にＰ型不純物を導入するので、下部電極
の抵抗成分を減少し、MIS型容量の電圧依存性と
周波数依存制及びヒステリシス特性を小さくでき
る。しかも、誘電体薄膜２９形成の為の酸化膜パ
ターンを利用してＰ型不純物の導入を行うので、
工程の簡略化が図れる。
本発明は第１図の実施例に限らず、上下分離の
技術を利用した半導体集積回路にも応用が可能で
ある。さらに、上下分離技術を用いたものにおい
て、上下共に利用するのでは無く第２図の第２の
実施例の様に上下分離領域３４の上側拡散層３５
のみを利用して下部電極領域２６を形成すること
も考えられる。この場合は、下部電極領域２６が
埋込層２２までは達しないので基板２１との電気
的絶縁が行える。
技術を利用した半導体集積回路にも応用が可能で
ある。さらに、上下分離技術を用いたものにおい
て、上下共に利用するのでは無く第２図の第２の
実施例の様に上下分離領域３４の上側拡散層３５
のみを利用して下部電極領域２６を形成すること
も考えられる。この場合は、下部電極領域２６が
埋込層２２までは達しないので基板２１との電気
的絶縁が行える。
(ト) 発明の効果
以上説明した如く、本発明によればMIS型容量
をオプシヨンデバイスとして追加したことによる
NPNトランジスタのhFEのばらつきが僅んど無い
ので、NPNトランジスタのhFEのコントロールが
極めて容易な半導体集積回路の製造方法を提供で
きる利点を有する。また、MIS型容量を組み込ん
だ機種とそうでない機種とでエミツタ領域３０の
処理条件を一本化できるので、機種別の工程管理
を簡略化でき、さらには異なる機種のウエハーを
同一拡散炉内で熱処理するといつた多機種少量生
産が可能になる利点をも有する。
をオプシヨンデバイスとして追加したことによる
NPNトランジスタのhFEのばらつきが僅んど無い
ので、NPNトランジスタのhFEのコントロールが
極めて容易な半導体集積回路の製造方法を提供で
きる利点を有する。また、MIS型容量を組み込ん
だ機種とそうでない機種とでエミツタ領域３０の
処理条件を一本化できるので、機種別の工程管理
を簡略化でき、さらには異なる機種のウエハーを
同一拡散炉内で熱処理するといつた多機種少量生
産が可能になる利点をも有する。
そして、窒化膜デポの直前に下部電極領域２６
表面にＰ型不純物を導入するので、電圧依存性、
ヒステリシス共に小さい特性良好なMIS型容量を
組み込め、且つ誘電体薄膜２９形成用の酸化膜パ
ターンを利用して不純物導入を行うので、工程の
簡略化が図れる利点をも有する。
表面にＰ型不純物を導入するので、電圧依存性、
ヒステリシス共に小さい特性良好なMIS型容量を
組み込め、且つ誘電体薄膜２９形成用の酸化膜パ
ターンを利用して不純物導入を行うので、工程の
簡略化が図れる利点をも有する。
第１図Ａ乃至第１図Ｆは夫々本発明を説明する
為の断面図、第２図は本発明の第２の実施例を説
明する為の断面図、第３図は従来例を説明する為
の断面図である。 ２１はＰ型半導体基板、２６はMIS型容量の下
部電極領域、２７はNPNトランジスタのＰ型ベ
ース領域、２９は誘電体薄膜、３０はNPNトラ
ンジスタのN+型エミツタ領域、３３はMIS型容
量の上部電極である。
為の断面図、第２図は本発明の第２の実施例を説
明する為の断面図、第３図は従来例を説明する為
の断面図である。 ２１はＰ型半導体基板、２６はMIS型容量の下
部電極領域、２７はNPNトランジスタのＰ型ベ
ース領域、２９は誘電体薄膜、３０はNPNトラ
ンジスタのN+型エミツタ領域、３３はMIS型容
量の上部電極である。
Claims (1)
- 【特許請求の範囲】 １ 一導電型の半導体基板の所望の領域に逆導電
型の埋込層を形成する工程、 前記基板の上に逆導電型のエピタキシヤル層を
形成する工程、 前記エピタキシヤル層表面から一導電型の分離
領域を形成して複数個のアイランドを形成すると
共に、前記分離領域の形成工程によつて１つのア
イランド表面にMIS型容量の下部電極領域を形成
する工程、 前記下部電極領域の表面を被覆する絶縁膜の一
部を開口して前記下部電極領域の表面を露出する
工程、 前記絶縁膜の開口を利用して前記下部電極領域
の表面に選択的に一導電型の不純物をイオン注入
する工程、 シリコン窒化膜を堆積して前記開口を覆う前記
MIS型容量素子の誘電体薄膜を形成する工程、 縦型バイポーラトランジスタのベースとなる領
域の表面に逆導電型の不純物を拡散することによ
つて前記縦型バイポーラトランジスタのエミツタ
領域を形成する工程、 全面に電極材料を被覆し、これをパターニング
することにより前記誘電体薄膜の上を被覆する上
部電極と各拡散領域にコンタクトする電極とを形
成する工程とを具備することを特徴とする半導体
集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29240887A JPH01133346A (ja) | 1987-11-19 | 1987-11-19 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29240887A JPH01133346A (ja) | 1987-11-19 | 1987-11-19 | 半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01133346A JPH01133346A (ja) | 1989-05-25 |
| JPH0583193B2 true JPH0583193B2 (ja) | 1993-11-25 |
Family
ID=17781397
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29240887A Granted JPH01133346A (ja) | 1987-11-19 | 1987-11-19 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01133346A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54109388A (en) * | 1978-02-15 | 1979-08-27 | Matsushita Electric Ind Co Ltd | Semiconductor integrated circuit |
| JPS57128953A (en) * | 1981-02-02 | 1982-08-10 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor integrated circuit |
-
1987
- 1987-11-19 JP JP29240887A patent/JPH01133346A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01133346A (ja) | 1989-05-25 |
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