JPH061807B2 - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPH061807B2 JPH061807B2 JP62292410A JP29241087A JPH061807B2 JP H061807 B2 JPH061807 B2 JP H061807B2 JP 62292410 A JP62292410 A JP 62292410A JP 29241087 A JP29241087 A JP 29241087A JP H061807 B2 JPH061807 B2 JP H061807B2
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Description
【発明の詳細な説明】 (イ)産業上の利用分野 本発明はＭＩＳ型容量素子を組み込んだ半導体集積回路
の、ＮＰＮトランジスタのｈFEを容易ならしめた製造方
法に関する。
の、ＮＰＮトランジスタのｈFEを容易ならしめた製造方
法に関する。
(ロ)従来の技術 バイポーラ型ＩＣは、コレクタとなる半導体層表面にベ
ース、エミッタを２重拡散して形成した縦型のＮＰＮト
ランジスタを主体として構成されている。その為、前記
ＮＰＮトランジスタを製造するベース及びエミッタ拡散
工程は必要不可欠の工程であり、コレクタ直列抵抗を低
減する為の高濃度埋込層形成工程やエピタキシャル層成
長工程、各素子を接合分離する為の分離領域形成工程や
電気的接続の為の電極形成工程等と並んでバイポーラ型
ＩＣを製造するのに欠かせない工程（基本工程）であ
る。
ース、エミッタを２重拡散して形成した縦型のＮＰＮト
ランジスタを主体として構成されている。その為、前記
ＮＰＮトランジスタを製造するベース及びエミッタ拡散
工程は必要不可欠の工程であり、コレクタ直列抵抗を低
減する為の高濃度埋込層形成工程やエピタキシャル層成
長工程、各素子を接合分離する為の分離領域形成工程や
電気的接続の為の電極形成工程等と並んでバイポーラ型
ＩＣを製造するのに欠かせない工程（基本工程）であ
る。
一方、回路的な要求から他の素子、例えばＰＮＰトラン
ジスタ、抵抗、容量、ツェナーダイオード等を同一基板
上に組み込みたい要求がある。この場合、工程の簡素化
という点から可能な限り前記基本工程を流用した方が好
ましいことは言うまでもない。しかしながら、前記ベー
ス及びエミッタ拡散工程はＮＰＮトランジスタの特性を
最重要視して諸条件が設定される為、前記基本工程だけ
では集積化が困難な場合が多い。そこで、基本的なＮＰ
Ｎトランジスタの形成を目的とせず、他の素子を組み込
む為もしくは他素子の特性を向上することを目的として
新規な工程を追加することがある。例えば前記エミッタ
拡散によるカソード領域とでツェナーダイオードのツェ
ナー電圧を制御するアノード領域を形成する為のＰ+拡
散工程、ベース領域とは比抵抗が異る抵抗領域を形成す
る為のＲ拡散工程やインプラ抵抗形成工程、ＭＯＳ型よ
りも大きな容量が得られる窒化膜容量を形成する為の窒
化膜形成工程、ＮＰＮトランジスタのコレクタ直列抵抗
を更に低減する為のコレクタ低抵抗領域形成工程等がそ
れであり、全てバイポーラＩＣの用途や目的及びコスト
的な面から検討して追加するか否かが決定される工程
（オプション工程）である。
ジスタ、抵抗、容量、ツェナーダイオード等を同一基板
上に組み込みたい要求がある。この場合、工程の簡素化
という点から可能な限り前記基本工程を流用した方が好
ましいことは言うまでもない。しかしながら、前記ベー
ス及びエミッタ拡散工程はＮＰＮトランジスタの特性を
最重要視して諸条件が設定される為、前記基本工程だけ
では集積化が困難な場合が多い。そこで、基本的なＮＰ
Ｎトランジスタの形成を目的とせず、他の素子を組み込
む為もしくは他素子の特性を向上することを目的として
新規な工程を追加することがある。例えば前記エミッタ
拡散によるカソード領域とでツェナーダイオードのツェ
ナー電圧を制御するアノード領域を形成する為のＰ+拡
散工程、ベース領域とは比抵抗が異る抵抗領域を形成す
る為のＲ拡散工程やインプラ抵抗形成工程、ＭＯＳ型よ
りも大きな容量が得られる窒化膜容量を形成する為の窒
化膜形成工程、ＮＰＮトランジスタのコレクタ直列抵抗
を更に低減する為のコレクタ低抵抗領域形成工程等がそ
れであり、全てバイポーラＩＣの用途や目的及びコスト
的な面から検討して追加するか否かが決定される工程
（オプション工程）である。
上記オプション工程を利用して形成したＭＩＳ型容量を
第３図に示す。同図において、(1)はＰ型半導体基板、
(2)はＮ型エピタキシャル層、(3)はＮ+型埋込層、(4)は
Ｐ+型分離領域、(5)はアイランド、(6)はエミッタ拡散
によるＮ+型の下部電極領域、(7)は高誘電率絶縁体とし
てのシリコン窒化膜(Si3N4)、(8)はアルミニウム材料か
ら成る上部電極、(9)は酸化膜、(10)は電極である。
尚、窒化膜を利用したＭＩＳ型容量としては、例えば特
開昭６０−２４４０５６号公報に記載されている。
第３図に示す。同図において、(1)はＰ型半導体基板、
(2)はＮ型エピタキシャル層、(3)はＮ+型埋込層、(4)は
Ｐ+型分離領域、(5)はアイランド、(6)はエミッタ拡散
によるＮ+型の下部電極領域、(7)は高誘電率絶縁体とし
てのシリコン窒化膜(Si3N4)、(8)はアルミニウム材料か
ら成る上部電極、(9)は酸化膜、(10)は電極である。
尚、窒化膜を利用したＭＩＳ型容量としては、例えば特
開昭６０−２４４０５６号公報に記載されている。
(ハ)発明が解決しようとする問題点 しかしながら、従来のＭＩＳ型容量は下部電極としてＮ
ＰＮトランジスタのエミッタ領域を利用している為、エ
ミッタ領域形成用のＮ型不純物をデポした後に窒化膜を
形成し、その後でＮ型不純物のドライブインを行なわな
ければならない。すると、窒化膜のデポに使用する８０
０℃前後の熱処理がエミッタ領域を拡散させる為、ＮＰ
ＮトランジスタのｈFE（電流増幅率）のばらつきが大き
く、そのコントロールが難しい欠点があった。
ＰＮトランジスタのエミッタ領域を利用している為、エ
ミッタ領域形成用のＮ型不純物をデポした後に窒化膜を
形成し、その後でＮ型不純物のドライブインを行なわな
ければならない。すると、窒化膜のデポに使用する８０
０℃前後の熱処理がエミッタ領域を拡散させる為、ＮＰ
ＮトランジスタのｈFE（電流増幅率）のばらつきが大き
く、そのコントロールが難しい欠点があった。
また、窒化膜の形成に必要なオプション工程を追加した
か否かでエミッタ領域の熱処理条件を変更する必要があ
る為、機種別の工程管理が必要であり、管理の共通化が
できない欠点があった。
か否かでエミッタ領域の熱処理条件を変更する必要があ
る為、機種別の工程管理が必要であり、管理の共通化が
できない欠点があった。
(ニ)問題点を解決するための手段 本発明は斯上した欠点に鑑みてなされ、ＮＰＮトランジ
スタのコレクタ低抵抗領域(26)とＭＩＳ型容量の下部電
極領域(27)を同時に形成する工程と、下部電極領域(27)
表面の酸化膜(29)をパターニングし、部分的に露出する
工程と、前記パターンを利用して選択的にＮ型不純物を
導入する工程と、前記露出した下部電極領域(27)表面に
誘電体薄膜(30)を形成する工程と、誘電体薄膜(30)を形
成した後ＮＰＮトランジスタのエミッタ領域(31)を拡散
形成する工程とを具備することを特徴とする。
スタのコレクタ低抵抗領域(26)とＭＩＳ型容量の下部電
極領域(27)を同時に形成する工程と、下部電極領域(27)
表面の酸化膜(29)をパターニングし、部分的に露出する
工程と、前記パターンを利用して選択的にＮ型不純物を
導入する工程と、前記露出した下部電極領域(27)表面に
誘電体薄膜(30)を形成する工程と、誘電体薄膜(30)を形
成した後ＮＰＮトランジスタのエミッタ領域(31)を拡散
形成する工程とを具備することを特徴とする。
(ホ)作用 本発明によれば、ＭＩＳ型容量の下部電極としてＮＰＮ
トランジスタのコレクタ低抵抗領域(26)を利用したの
で、エミッタ拡散工程より先に窒化膜のデポを行うこと
ができ、エミッタ領域(31)形成以後のＮＰＮトランジス
タのｈFEをばらつかせるような熱処理を排除できる。ま
た、窒化膜(Si3N4)デポ用の酸化膜パターンを利用して
Ｎ型不純物をイオン注入又はデポジットするので、誘電
体薄膜(30)下の下部電極領域(27)の抵抗成分を減少でき
る。
トランジスタのコレクタ低抵抗領域(26)を利用したの
で、エミッタ拡散工程より先に窒化膜のデポを行うこと
ができ、エミッタ領域(31)形成以後のＮＰＮトランジス
タのｈFEをばらつかせるような熱処理を排除できる。ま
た、窒化膜(Si3N4)デポ用の酸化膜パターンを利用して
Ｎ型不純物をイオン注入又はデポジットするので、誘電
体薄膜(30)下の下部電極領域(27)の抵抗成分を減少でき
る。
(ヘ)実施例 以下、本発明の一実施例を第１図Ａ乃至第１図Ｆを参照
しながら詳細に説明する。
しながら詳細に説明する。
先ず第１図Ａに示す如く、Ｐ型のシリコン半導体基板(2
1)の表面にアンチモン(Sb)又はヒ素(As)等のＮ型不純物
を選択的にドープしてＮ+型埋込層(22)を形成し、基板
(21)全面に厚さ５〜１０μのＮ型のエピタキシャル層(2
3)を積層する。
1)の表面にアンチモン(Sb)又はヒ素(As)等のＮ型不純物
を選択的にドープしてＮ+型埋込層(22)を形成し、基板
(21)全面に厚さ５〜１０μのＮ型のエピタキシャル層(2
3)を積層する。
次に第１図Ｂに示す如く、エピタキシャル層(22)表面か
らボロン(B)を選択的に拡散することによって、埋込層
(22)を夫々取囲むようにエピタキシャル層(23)を貫通す
るＰ+型の分離領域(24)を形成する。分離領域(24)で囲
まれたエピタキシャル層(23)が夫々の回路素子を形成す
る為のアイランド(25)となる。
らボロン(B)を選択的に拡散することによって、埋込層
(22)を夫々取囲むようにエピタキシャル層(23)を貫通す
るＰ+型の分離領域(24)を形成する。分離領域(24)で囲
まれたエピタキシャル層(23)が夫々の回路素子を形成す
る為のアイランド(25)となる。
そして更に、再度エピタキシャル層(23)表面からリン
(P)等のＮ型不純物を選択的に拡散することによって、
アイランド(25)表面から埋込層(22)まで達するＮ+型の
ＮＰＮトランジスタのコレクタ低抵抗領域(26)とＭＩＳ
型容量の下部電極領域(27)を形成する。コレクタ低抵抗
領域(26)は飽和拡散で形成するので、その表面の不純物
濃度は１０19atoms・cm-2前後となる。
(P)等のＮ型不純物を選択的に拡散することによって、
アイランド(25)表面から埋込層(22)まで達するＮ+型の
ＮＰＮトランジスタのコレクタ低抵抗領域(26)とＭＩＳ
型容量の下部電極領域(27)を形成する。コレクタ低抵抗
領域(26)は飽和拡散で形成するので、その表面の不純物
濃度は１０19atoms・cm-2前後となる。
次に第１図Ｃに示す如く、エピタキシャル層(23)表面か
らボロン(B)を選択的にイオン注入又は拡散することに
よって、アイランド(25)表面にＮＰＮトランジスタのベ
ース領域(28)を形成する。
らボロン(B)を選択的にイオン注入又は拡散することに
よって、アイランド(25)表面にＮＰＮトランジスタのベ
ース領域(28)を形成する。
そして更に、エピタキシャル層(23)表面の熱酸化膜又は
ＣＶＤ酸化膜(29)をパターニングして下部電極領域(27)
の表面の一部を開孔部を有する酸化膜パターンを形成
し、この酸化膜パターンをマスクとして下部電極領域(2
7)表面に選択的にＮ型不純物をイオン注入又はデポジッ
トする。前記Ｎ型不純物としてはリン(P)、アンチモン
(Sb)、ヒ素(As)等が選択され、イオン注入又はデポジッ
トした不純物は深く拡散しない。本工程で下部電極領域
(27)表面の不純物の濃度を１０20atoms・cm-2前後まで向
上させる。その為、下部電極領域(27)の抵抗成分を減少
できる。
ＣＶＤ酸化膜(29)をパターニングして下部電極領域(27)
の表面の一部を開孔部を有する酸化膜パターンを形成
し、この酸化膜パターンをマスクとして下部電極領域(2
7)表面に選択的にＮ型不純物をイオン注入又はデポジッ
トする。前記Ｎ型不純物としてはリン(P)、アンチモン
(Sb)、ヒ素(As)等が選択され、イオン注入又はデポジッ
トした不純物は深く拡散しない。本工程で下部電極領域
(27)表面の不純物の濃度を１０20atoms・cm-2前後まで向
上させる。その為、下部電極領域(27)の抵抗成分を減少
できる。
次に第１図Ｄに示す如く、エピタキシャル層(23)全面に
常圧ＣＶＤ法等の技術を利用して膜厚数百〜千数百Åの
シリコン窒化膜(Si3N4)を堆積し、ドライエッチ等の技
術を利用して前記シリコン窒化膜を選択的に除去するこ
とにより前記露出した下部電極領域(27)の表面を覆う誘
電体薄膜(30)を形成する。シリコン窒化膜(Si3N4)はシ
リコン酸化膜(SiO2)よりも高い誘導率を示すので、大容
量を形成することが可能である。その後、誘電体薄膜(3
0)を覆う様にＣＶＤ法による酸化膜(29)を堆積させる。
常圧ＣＶＤ法等の技術を利用して膜厚数百〜千数百Åの
シリコン窒化膜(Si3N4)を堆積し、ドライエッチ等の技
術を利用して前記シリコン窒化膜を選択的に除去するこ
とにより前記露出した下部電極領域(27)の表面を覆う誘
電体薄膜(30)を形成する。シリコン窒化膜(Si3N4)はシ
リコン酸化膜(SiO2)よりも高い誘導率を示すので、大容
量を形成することが可能である。その後、誘電体薄膜(3
0)を覆う様にＣＶＤ法による酸化膜(29)を堆積させる。
次に第１図Ｅに示す如く、ＮＰＮトランジスタのベース
領域(28)表面の酸化膜(29)を選択的に開孔し、この酸化
膜(29)をマスクとしてリン(P)を選択拡散することによ
りＮ+型のエミッタ領域(31)を形成する。
領域(28)表面の酸化膜(29)を選択的に開孔し、この酸化
膜(29)をマスクとしてリン(P)を選択拡散することによ
りＮ+型のエミッタ領域(31)を形成する。
次に第１図Ｆに示す如く、酸化膜(29)上にネガ又はポジ
型のフォトレジストによるレジストパターンを形成し、
誘電体薄膜(30)上の酸化膜(29)を除去し、ウェット又は
ドライエッチングによって酸化膜(29)の所望の部分に電
気的接続の為のコンタクトホールを開孔する。そして、
基板(21)全面に周知の蒸着又はスパッタ技術によりアル
ミニウム層を形成し、このアルミニウム層をパターニン
グすることによって所望形状の電極(32)と誘電体薄膜(3
0)上の上部電極(33)を形成する。
型のフォトレジストによるレジストパターンを形成し、
誘電体薄膜(30)上の酸化膜(29)を除去し、ウェット又は
ドライエッチングによって酸化膜(29)の所望の部分に電
気的接続の為のコンタクトホールを開孔する。そして、
基板(21)全面に周知の蒸着又はスパッタ技術によりアル
ミニウム層を形成し、このアルミニウム層をパターニン
グすることによって所望形状の電極(32)と誘電体薄膜(3
0)上の上部電極(33)を形成する。
斯上した本願の製造方法によれば、コレクタ低抵抗領域
(26)の拡散と同時にＭＩＳ型容量の下部電極を形成する
ので、単独工程を用いること無く効率的に共存ができ、
誘電体薄膜(30)の製造工程をエミッタ拡散工程の前に設
置することができる。すると、エミッタ領域(31)形成用
のリン(P)のデポジットからリン(P)のドライブインの間
にＭＩＳ型容量形成の為の熱処理を配置する必要が無
く、デポジットによってリン(P)が初期拡散された状態
から即ＮＰＮトランジスタのｈFE（電極増幅率）コント
ロールの為の熱処理（ドライブイン）工程を行なうこと
ができる。その為、ＮＰＮトランジスタのｈFEのばらつ
きが少なく、ＭＩＳ型容量を組み込んだことによるｈFE
コントロールの難しさを解消できる。また、ＭＩＳ型容
量を組み込んだ機種とそうでない機種とでエミッタ領域
(30)の熱処理条件を一本化することができるので、機種
別の工程管理が極めて容易になる。
(26)の拡散と同時にＭＩＳ型容量の下部電極を形成する
ので、単独工程を用いること無く効率的に共存ができ、
誘電体薄膜(30)の製造工程をエミッタ拡散工程の前に設
置することができる。すると、エミッタ領域(31)形成用
のリン(P)のデポジットからリン(P)のドライブインの間
にＭＩＳ型容量形成の為の熱処理を配置する必要が無
く、デポジットによってリン(P)が初期拡散された状態
から即ＮＰＮトランジスタのｈFE（電極増幅率）コント
ロールの為の熱処理（ドライブイン）工程を行なうこと
ができる。その為、ＮＰＮトランジスタのｈFEのばらつ
きが少なく、ＭＩＳ型容量を組み込んだことによるｈFE
コントロールの難しさを解消できる。また、ＭＩＳ型容
量を組み込んだ機種とそうでない機種とでエミッタ領域
(30)の熱処理条件を一本化することができるので、機種
別の工程管理が極めて容易になる。
そして更に、本発明は窒化膜デポの直前に下部電極領域
(27)表面にＮ型不純物を導入するので、下部電極の抵抗
成分を減少し、ＭＩＳ型容量の電圧依存性とヒステリシ
ス特性を小さくできる。しかも、誘電体薄膜(30)形成の
為のマスクパターンを利用してＮ型不純物の導入を行う
ので、工程の簡略化が図れる。
(27)表面にＮ型不純物を導入するので、下部電極の抵抗
成分を減少し、ＭＩＳ型容量の電圧依存性とヒステリシ
ス特性を小さくできる。しかも、誘電体薄膜(30)形成の
為のマスクパターンを利用してＮ型不純物の導入を行う
ので、工程の簡略化が図れる。
(ト)発明の効果 以上説明した如く、本発明によれば低飽和型のＮＰＮト
ランジスタと高性能のＭＩＳ型容量とを効率良く共存が
できる利点を有する。また、エミッタ領域(31)形成前に
窒化膜デポを行うことによって、ＮＰＮトランジスタの
ｈFEのばらつきが僅んど無いので、そのコントロールが
極めて容易な半導体集積回路の製造方法を提供できる利
点を有する。そして、ＭＩＳ型容量を組み込んだ機種と
そうでない機種とでエミッタ領域(31)の処理条件を一本
化できるので、機種別の工程管理を簡略化でき、さらに
は異る機種のウェハーを同一拡散炉内で熱処理するとい
った多機種少量生産が可能になる利点をも有する。
ランジスタと高性能のＭＩＳ型容量とを効率良く共存が
できる利点を有する。また、エミッタ領域(31)形成前に
窒化膜デポを行うことによって、ＮＰＮトランジスタの
ｈFEのばらつきが僅んど無いので、そのコントロールが
極めて容易な半導体集積回路の製造方法を提供できる利
点を有する。そして、ＭＩＳ型容量を組み込んだ機種と
そうでない機種とでエミッタ領域(31)の処理条件を一本
化できるので、機種別の工程管理を簡略化でき、さらに
は異る機種のウェハーを同一拡散炉内で熱処理するとい
った多機種少量生産が可能になる利点をも有する。
そして更に、窒化膜デポの直前に下部電極領域(27)表面
にＮ型不純物を導入するので、電圧依存性、ヒステリシ
ス共に小さい特性良好なＭＩＳ型容量を組み込め、且つ
パターニングが１回で済むので、工程の簡略化が図れる
利点をも有する。
にＮ型不純物を導入するので、電圧依存性、ヒステリシ
ス共に小さい特性良好なＭＩＳ型容量を組み込め、且つ
パターニングが１回で済むので、工程の簡略化が図れる
利点をも有する。
第１図Ａ乃至第１図Ｆは夫々本発明を説明する為の断面
図、第２図は従来例を説明する為の断面図である。 (21)はＰ型半導体基板、 (27)はＭＩＳ型容量の下部電
極領域、 (28)はＮＰＮトランジスタのＰ型ベース領
域、 (30)は誘電体薄膜、 (31)はＮＰＮトランジスタ
のＮ+型エミッタ領域、 (33)はＭＩＳ型容量の上部電
極である。
図、第２図は従来例を説明する為の断面図である。 (21)はＰ型半導体基板、 (27)はＭＩＳ型容量の下部電
極領域、 (28)はＮＰＮトランジスタのＰ型ベース領
域、 (30)は誘電体薄膜、 (31)はＮＰＮトランジスタ
のＮ+型エミッタ領域、 (33)はＭＩＳ型容量の上部電
極である。
Claims (1)
- 【請求項１】バイポーラトランジスタとＭＩＳ型容量素
子とを電気的に分離されたアイランドに各々形成する半
導体集積回路の製造方法であって、 一導電型の半導体基板表面に逆導電型の埋込層を形成す
る工程、 前記基板の上に逆導電型のエピタキシャル層を形成する
工程、 前記エピタキシャル層表面から逆導電型の不純物を拡散
することによって前記埋込層に連結する前記バイポーラ
トランジスタのコレクタ低抵抗領域と前記ＭＩＳ型容量
素子の下部電極領域とを同時に形成する工程、 前記エピタキシャル層表面を覆う絶縁膜に前記下部電極
領域の表面の一部を露出する開口部を形成する工程、 前記絶縁膜の開口を利用して前記下部電極領域表面に逆
導電型の不純物をイオン注入する工程、 前記開口部を被うようにＣＶＤ法によるシリコン窒化膜
からなる前記ＭＩＳ型容量素子の誘導体薄膜を形成する
工程、 バイポーラトランジスタを形成すべき他のアイランド表
面に逆導電型の不純物を選択拡散して前記バイポーラト
ランジスタのベースとなる領域の表面にエミッタ領域を
形成する工程、 全面に電極材料を被覆し、これをパターニングすること
により前記誘電体薄膜の上を被覆する上部電極と各拡散
領域にコンタクトする電極とを形成する工程とを具備す
ることを特徴とする半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62292410A JPH061807B2 (ja) | 1987-11-19 | 1987-11-19 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62292410A JPH061807B2 (ja) | 1987-11-19 | 1987-11-19 | 半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01133348A JPH01133348A (ja) | 1989-05-25 |
| JPH061807B2 true JPH061807B2 (ja) | 1994-01-05 |
Family
ID=17781425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62292410A Expired - Lifetime JPH061807B2 (ja) | 1987-11-19 | 1987-11-19 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH061807B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5325383A (en) * | 1976-08-23 | 1978-03-09 | Hitachi Ltd | Compound type capacitor in bipolar ic |
| JPS621259A (ja) * | 1985-06-26 | 1987-01-07 | Sharp Corp | 半導体抵抗素子の形成方法 |
-
1987
- 1987-11-19 JP JP62292410A patent/JPH061807B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01133348A (ja) | 1989-05-25 |
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