JPH0583191B2 - - Google Patents

Description

【発明の詳細な説明】 (イ) 産業上の利用分野 本発明はMIS型容量素子を組み込んだ半導体集
積回路の、NPNトランジスタのh_FE制御を容易な
らしめた製造方法に関する。

(ロ) 従来の技術 バイポーラ型ICは、コレクタとなる半導体層
表面にベース、エミツタを２重拡散して形成した
縦型のNPNトランジスタを主体として構成され
ている。その為、前記NPNトランジスタ製造す
るベース及びエミツタ拡散工程は不要不可欠の工
程であり、コレクタ直列抵抗を低減する為の高濃
度埋込層形成工程やエピチキシヤル層成長工程、
各素子を接合分離する為の分離領域形成工程や電
気的接続の為の電極形成工程等と並んでバイポー
ラ型ICを製造するのに欠かせない工程（基本工
程）である。

一方、回路的な要求から他の素子、例えば
PNPトランジスタ、抵抗、容量、ツエナーダイ
オードを同一基板上に組み込みたい要求がある。
この場合、工程の簡素化という点から可能な限り
前記基本工程を流用した方が好ましいことは言う
までもない。しかしながら、前記ベース及びエミ
ツタ拡散工程はNPNトラジスタの特性を最重要
視して諸条件が設定される為、前記基本工程だけ
では集積化が困難な場合が多い。そこで、基本的
なNPNトランジスタの形成を目的とせず、他の
素子を組み込む為もしくは他素子の特性を向上す
ることを目的として新規な工程を追加することが
ある。例えば前記エミツタ拡散によるカソード領
域とでツエナーダイオードのツエナー電圧を制御
するアノード領域を形成する為のP⁺拡散工程、
ベース領域とは比抵抗が異なる抵抗領域を形成す
る為のＲ拡散工程やインプラ抵抗形成工程、
MOS型より大きな容量が得られる窒化膜容量を
形成する為の窒化膜形成工程、NPNトランジス
タのコレクタ直列抵抗を更に低減する為のコレク
タ低抵抗領域形成工程等がそれであり、全てバイ
ポーラICの用途や目的及びコスト的な面から検
討して追加する否かが決定される工程（オプシヨ
ン工程）である。

上記オプシヨン工程を利用して形成しMIS型容
量を第４図に示す。同図において、１はＰ型半導
体基板、２はＮ型エピタキシヤル層、３はN⁺型
埋込層、４はP⁺型分離領域、５はアイランド、
６はエミツタ拡散によるN⁺下部電極領域、７は
高誘電絶縁体としてのシリコン窒化膜（Si₃N₄）、
８はアルミニウム材料から成る上部電極、９は酸
化膜、１０は電極である。尚、窒化膜を利用した
MIS型容量としては、例えば時開昭60−244056号
公報に記載されている。

(ハ) 発明が解決しようとする問題点 しかしながら、従来のMIS型容量は下部電極と
してNPNトランジスタのエミツタ拡散工程を利
用している為、エミツタ領域形成のＮ型不純物を
デポした後に窒化膜を形成し、その後でＮ型不純
物のドライブインを行なわなければならない。す
ると、窒化膜のデポに使用する800℃前後の熱処
理がエミツタ領域を拡散させる為、NPNトラン
ジスタのh_FE（電流増幅率）をばらつきが大きく、
そのコントロールが難しい欠点があつた。

また、窒化膜の形成に必要なオプシヨン工程を
追加したか否かでエミツタ領域の熱処理条件を変
更する必要がある為、機種別の工程管理が必要で
あり、管理の共通化ができない欠点があつた。

(ニ) 問題点を解決するための手段 本発明は斯上した欠点に鑑みてなされた、MIS
型容量を組み込んだ半導体集積回路の製造方法に
おいて、エピタキシヤル層２３表面からボロンＢ
を選択拡散することによつて分離領域２４と下部
電極領域２６を形成し、この下部電領領域２６を
MIS型領域の下部電極として使用すると共に、下
部電極領域２６表面に窒化膜（Si₃N４₄）を堆積
し、MIS型容量の誘電体薄膜２９を形成した後に
NPNトランジスタのエミツタ拡散を行うことを
特徴とする。

(ホ) 作用 本発明によれば、分離領域２４の拡散工程を利
用して形成した下部電極領域２６をMIS型容量の
下部電極に用いたので、エミツタ拡散工程より先
に窒化膜のデポを行うことができ、エミツタ領域
３０形成以後のNPNトラジスタのh_FEをばらつか
せるような熱処理を排除できる。

(ヘ) 実施例 以下、本発明の一実施例を図面を参照しながら
詳細に説明する。

第１図は本発明の半導体集積回路の断面構造を
示し、２１はＰ型のシリコン基板、２２は基板２
１表面に複数個設けたN⁺型の埋込層、２３は基
板２１全面の上に積層して形成したＮ型のエピタ
キシヤル層、２４はエピタキシヤル層２３を貫通
するP⁺型の分離領域、２５は分離領域２４によ
つてエピタキシヤル層２３を島状に形成したアイ
ランド、２６は１つのアイランド２５表面に分離
領域２４の拡散工程を利用して同時に形成したエ
ピタキシヤル層２３表面から埋込層２２まで達す
るP⁺型のMIS型容量の下部電極領域、２７は他
のアイランド２５表面に形成したNPNトランジ
スタをＰ型のベース領域、２８はエピタキシヤル
層２３表面を覆うシリコン酸化膜（SiO₂）、２９
は下部電極領域２６の表面に堆積したMIS型容量
の誘電体被膜、３０はベース領域２７表面に形成
したNPNトランジスタのN⁺型エミツタ領域、３
１はアイランド２５表面に形成したNPNトラン
ジスタのコレクタ取り出しの為のN⁺型コレクタ
コンタクト領域、３２は各領域にコンタクトホー
ルを介してオーミツクコンタクトするアルミニウ
ム材料から成る電極、３３は誘電体薄膜２９の上
に下部電極領域２６と対向するように設けた上部
電極である。下部電極領域２６の底部は全て埋込
層２２と接する様に形成し、埋込層２２によつて
下部電極領域２６を基板２１の接地電位から電気
的に絶縁する。その為、MIS型容量は電気的に独
立するので、回路構成上の制約が無い。

斯上した本願の構造によれば、MIS型容量の下
部電極として分離領域２４と同時形成した下部電
極領域２６を使用したので、誘電体薄膜２９の形
成工程をエミツタ拡拡散工程の前に配置すること
ができる。

以下、本願の製造方法を第２図Ａ乃至第２図Ｆ
を用いて説明する。

先ず第２図Ａに示す如く、Ｐ型のシリコン半導
体基板２１の表面にアンチモン（Sb）又はヒ素
（As）等をＮ型不純物を選択的にドープしてN⁺
型埋込層２２を形成し、基板２１全面に厚さ５〜
10μのＮ型のエピタキシヤル層２３を積層する。

次に第２図Ｂに示す如く、基板２１表面からボ
ロンＢを選択的に拡散することによつて、埋込層
２２を夫々取囲むようにエピタキシヤル層２３を
貫通するP⁺型の分離領域２４を形成する。分離
領域２４で囲まれたエピタキシヤル層２３が夫々
の回路素子を形成する為のアイランド２５とな
る。と同時に、分離領域２４拡散工程のボロンＢ
をアイランド２５表面の埋込層２２に対応する領
域にも拡散し、エピタキシヤル層２３表面から埋
込層２２に到達する下部電極領域２６を形成す
る。分離領域２４は飽和拡散で形成する為、下部
電極領域２６の表面濃度は10¹⁸atoms・cm^-2前後
となり、MIS型容量の下部電極として十分使用に
耐え得る。

次に第２図Ｃに示す如く、下部電極領域２６を
形成したアイランド２５とは別のアイランド２５
の表面にボロンＢを選択的にイオ注入又は拡散す
ることによつてNPNトランジスタのベースとな
るベース領域２７を形成する。

次に第２図Ｄに示す如く、エピタキシヤル層２
３表面の酸化膜２８を選択的にエツチング除去し
て下部電極領域２６表面の一部を露出させ、エピ
タキシヤル層２３全面に常圧CVD法等の技術を
用いて膜厚数百〜千数百Åのシリコン窒化膜
（Si₃N₄）を堆積させる。シリコン窒化膜はシリ
コン酸化膜よりも高い誘電率を示すので、大容量
を形成することが可能である。そして、前記シリ
コン窒化膜表面に周知のレジストパターンを形成
し、ドライエツチ等の技術を利用して前記露出し
た下部電極領域２６の表面を覆う誘電体薄膜２９
を形成する。その後、誘電体薄膜２９を覆う様に
CVD法による酸化膜２８を堆積させる。

次に第２図Ｅに示す如く、NPNトランジスタ
のベース領域２７表面とアイランド２５表面の酸
化膜２８を開孔し、この酸化膜２８をマスクとし
てリン(P)を選択拡散することによりN⁺型のエミ
ツタ領域３０とコレクタコンタクト領域３１を形
成する。

次に第２図Ｆに示す如く、酸化膜２８上にネガ
又はホジ型のフオトレジストによるレジストパタ
ーンを形成し、誘電体薄膜２９上の酸化膜２８を
除去し、さらにウエツト又はドライエツチングに
よつて酸化膜２８の所望の部分に電気的接続の為
のコンタクトホールを開孔する。そして、基板２
１全面に周知の蒸着又はスパツタ技術によりアル
ミニウム層を形成し、このアルミニウム層を再度
パターンニングすることによつて所望形状の電極
３２と誘電体薄膜２９上の上部電極３３を形成す
る。

斯上した本願の製造方法によれば、MIS型容量
を形成する下部電極として分離領域２４の拡散工
程によつて形成した下部電極領域２６を使用した
ので、誘電体薄膜２９の製造工程をエミツタ拡散
工程の前に設置することができる。すると、エミ
ツタ領域３０形成用のリンＰのデボジツトからリ
ン(P)のドライブインの間にMIS型容量形成の為の
熱処理を配置する必要が無く、デポジツトによつ
てリン(P)が初期拡散された状態から即NPNトラ
ンジスタのh_FE（電流増幅率）コントロールの為の
熱処理（ドライブイン）工程を行なうことができ
る。その為、NPNトランジスタのh_FEのばらつき
が少なく、MIS型容量を組み込んだことによる
h_FEコントロールの難しさを解消できる。また、
MIS型容量を組み込んだ機種とそうでない機種と
でエミツタ領域３０の熱処理条件を一体化するこ
とができるので、機種別の工程管理が極めて容易
になる。

本発明は第１図の実施例に限らず、上下分離の
技術を利用した半導体集積回路にも応用が可能で
ある。さらに、上下分離技術を用いたものにおい
て、上下共に利用するのでは無く第３図の第２の
実施例の様に上下分離領域３４の上側拡散層３５
のみを利用して下部電極領域２６を形成すること
も考えられる。この場合は、下部電極領域２６が
埋込層２２では達しないので基板２１との電気的
絶縁が行える。

(ト) 発明の効果 以上説明した如く、本発明によればMIS型容量
をオプシヨンデバイスとして追加したことによる
NPNトラジスタのh_FEのばらつきが僅んど無いの
で、NPNトランジスタのh_FEのコントロールが極
めて容易な半導体集積回路の製造方法を提供でき
る利点を有する。また、MIS型容量を組み込んだ
機種とそうでない機種とでエミツタ領域３０の処
理条件を一本化できるので、機種別の工程管理を
簡略化でき、さらには異る機種のウエハーを同一
拡散炉内で熱処理するといつた多機種少量生産が
可能になる利点をも有する。そして更に、本願に
よれば分離領域２４の拡散工程を利用して下部電
極領域２６を形成したので、工程の簡略化が可能
であり、第１の実施例では埋込層２２を利用した
ので簡単に基板２１との電気的絶縁が可能である
利点をも有する。

【図面の簡単な説明】

第１図は本発明を説明する為の断面図、第２図
Ａ乃至第２図Ｆは本発明の製造方法を説明する為
の断面図、第３図は本発明の第２の実施例を説明
する為の断面図、第４図は従来例を説明する為の
断面図である。 ２１はＰ型半導体基板、２６はMIS型容量の下
部電極領域、２７はNPNトランジスタのＰ型ベ
ース領域、２９は誘電体薄膜、３０はNPNトラ
ンジスタのN⁺型エミツタ領域、３３はMIS型容
量の上部電極である。

Claims (1)

1. 【特許請求の範囲】 １ 一導電型の半導体基板表面に逆導電型の埋込
   層を形成する工程、 前記基板の上に逆導電型のエピチタキシヤル層
   を形成する工程、 前記エピタキシヤル層表面から一導電型の不純
   物を選択拡散することにより複数個のアイランド
   を形成するための分離領域を形成すると共に、
   MIS型容量素子を形成すべき前記アイランド表面
   にも前記一導電型不純物を拡散して下部電極領域
   を形成する工程、 前記エピタキシヤル層表面を覆う絶縁膜に前記
   下部電極領域の表面の一部を露出する開口部を形
   成し、この開口部を被うようにCVD法によるシ
   リコン窒化膜からなる前記MIS型容量素子の誘電
   体薄膜を形成する工程、 バイポーラトランジスタを形成すべき他のアイ
   ランド表面に逆導電型の不純物を選択拡散して前
   記バイポーラトランジスタのベースとなる領域の
   表面にエミツタ領域を形成する工程、 全面に電極材料を被覆し、これをパターニング
   することにより前記誘電体薄膜の上を被覆する上
   部電極と各拡散領域にコンタクトする電極とを形
   成する工程とを具備することを特徴とする半導体
   集積回路の製造方法。