JPH04344913A - ディジタル入力絶縁回路 - Google Patents
ディジタル入力絶縁回路Info
- Publication number
- JPH04344913A JPH04344913A JP14528291A JP14528291A JPH04344913A JP H04344913 A JPH04344913 A JP H04344913A JP 14528291 A JP14528291 A JP 14528291A JP 14528291 A JP14528291 A JP 14528291A JP H04344913 A JPH04344913 A JP H04344913A
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- JP
- Japan
- Prior art keywords
- input
- circuit
- circuits
- insulation
- external contacts
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、マイクロコンピュー
タを用いたディジタル制御装置等の入力回路として使用
するディジタル入力絶縁回路に関するものである。
タを用いたディジタル制御装置等の入力回路として使用
するディジタル入力絶縁回路に関するものである。
【０００２】
【従来の技術】図４は例えば「トランジスタ技術」ＣＱ
出版１９８６年６月発行第３４３頁に示された従来のデ
ィジタル入力絶縁回路を示す回路図であり、図において
、ＳＷ０ 〜ＳＷ８ｎ−１（ｎ＝１，２，３，…）は外
部接点であり、ディジタル入力絶縁回路はこの外部接点
の開閉状態をディジタル制御装置（図示せず）等に認識
させるべく、その外部接点の開閉状態を取り込むもので
ある。
出版１９８６年６月発行第３４３頁に示された従来のデ
ィジタル入力絶縁回路を示す回路図であり、図において
、ＳＷ０ 〜ＳＷ８ｎ−１（ｎ＝１，２，３，…）は外
部接点であり、ディジタル入力絶縁回路はこの外部接点
の開閉状態をディジタル制御装置（図示せず）等に認識
させるべく、その外部接点の開閉状態を取り込むもので
ある。
【０００３】１１〜１ｎは電流制限抵抗、２１〜２ｎは
外部接点ＳＷ０ 〜ＳＷ８ｎ−１の閉動作によって電流
が流れる入力回路（図５参照）が接続され、その電流の
有無に応じてディジタル信号を出力するフォトカプラ（
絶縁回路）、３１〜３ｎはディジタル信号をフォトカプ
ラ２１〜２ｎから受けてデータバスに送信させる入力バ
ッファ、４はフォトカプラ２１〜２ｎより出力されたデ
ィジタル信号を順次データバスに送信すべく入力バッフ
ァ３１〜３ｎを順次制御するアドレスレコーダである。
外部接点ＳＷ０ 〜ＳＷ８ｎ−１の閉動作によって電流
が流れる入力回路（図５参照）が接続され、その電流の
有無に応じてディジタル信号を出力するフォトカプラ（
絶縁回路）、３１〜３ｎはディジタル信号をフォトカプ
ラ２１〜２ｎから受けてデータバスに送信させる入力バ
ッファ、４はフォトカプラ２１〜２ｎより出力されたデ
ィジタル信号を順次データバスに送信すべく入力バッフ
ァ３１〜３ｎを順次制御するアドレスレコーダである。
【０００４】次に動作について説明する。
【０００５】まず、１番目のフォトカプラ２１より外部
接点ＳＷ０ 〜ＳＷ７ の開閉状態を取り込む場合につ
いて説明する。
接点ＳＷ０ 〜ＳＷ７ の開閉状態を取り込む場合につ
いて説明する。
【０００６】外部接点ＳＷ０ 〜ＳＷ７ が閉状態の場
合、入力回路が閉ループになるため、フォトカプラ２１
のフォトダイオードに順電流が流れ、出力側のフォトト
ランジスタはＯＮとなる。一方、外部接点ＳＷ０〜ＳＷ
７ が開状態の場合は、入力回路が開ループになるため
順電流が流れず、フォトトランジスタはＯＦＦとなる。
合、入力回路が閉ループになるため、フォトカプラ２１
のフォトダイオードに順電流が流れ、出力側のフォトト
ランジスタはＯＮとなる。一方、外部接点ＳＷ０〜ＳＷ
７ が開状態の場合は、入力回路が開ループになるため
順電流が流れず、フォトトランジスタはＯＦＦとなる。
【０００７】ここで、アドレスレコーダ４が入力バッフ
ァ３１を制御すべくチップセレクト信号を出力すると、
入力バッファ３１がゲートを開いてフォトカプラ２１に
おけるフォトトランジスタのＯＮ・ＯＦＦに対応したデ
ィジタル信号をデータバスに送信する。
ァ３１を制御すべくチップセレクト信号を出力すると、
入力バッファ３１がゲートを開いてフォトカプラ２１に
おけるフォトトランジスタのＯＮ・ＯＦＦに対応したデ
ィジタル信号をデータバスに送信する。
【０００８】また、他のフォトカプラ２２〜２ｎにも上
記のように、外部接点ＳＷ８ 〜ＳＷ８ｎ−１の開閉状
態が取り込まれるので、アドレスレコーダ４が入力バッ
ファ３１〜３ｎを順次制御することにより、全ての外部
接点ＳＷ０ 〜ＳＷｎ の開閉状態がデータバスに送信
される。
記のように、外部接点ＳＷ８ 〜ＳＷ８ｎ−１の開閉状
態が取り込まれるので、アドレスレコーダ４が入力バッ
ファ３１〜３ｎを順次制御することにより、全ての外部
接点ＳＷ０ 〜ＳＷｎ の開閉状態がデータバスに送信
される。
【０００９】
【発明が解決しようとする課題】従来のディジタル入力
絶縁回路は以上のように構成されているので、外部接点
が閉状態であればその外部接点に係る入力回路には１０
〜２０ｍＡ程度の電流が流れることになり（フォトカプ
ラのスイッチングを安定させるにはこの程度の電流を流
す必要有）、また、外部接点が全て閉状態である場合を
考慮しなければならないため、外部接点の取扱う数に応
じて電源容量を大きくしなければならないなどの課題が
あった。
絶縁回路は以上のように構成されているので、外部接点
が閉状態であればその外部接点に係る入力回路には１０
〜２０ｍＡ程度の電流が流れることになり（フォトカプ
ラのスイッチングを安定させるにはこの程度の電流を流
す必要有）、また、外部接点が全て閉状態である場合を
考慮しなければならないため、外部接点の取扱う数に応
じて電源容量を大きくしなければならないなどの課題が
あった。
【００１０】この発明は上記のような課題を解消するた
めになされたもので、外部接点の数に応じて電源容量を
大きくする必要のない、低消費タイプのディジタル入力
絶縁回路を得ることを目的とする。
めになされたもので、外部接点の数に応じて電源容量を
大きくする必要のない、低消費タイプのディジタル入力
絶縁回路を得ることを目的とする。
【００１１】
【課題を解決するための手段】この発明に係るディジタ
ル入力絶縁回路は、アドレスレコーダより指令を受け、
そのアドレスレコーダが制御を開始する入力バッファに
係る絶縁回路の入力回路のみラッチし、他の絶縁回路の
入力回路を遮断するラッチ回路を設けたものである。
ル入力絶縁回路は、アドレスレコーダより指令を受け、
そのアドレスレコーダが制御を開始する入力バッファに
係る絶縁回路の入力回路のみラッチし、他の絶縁回路の
入力回路を遮断するラッチ回路を設けたものである。
【００１２】
【作用】この発明におけるディジタル入力絶縁回路は、
アドレスレコーダが制御を開始する入力バッファに係る
絶縁回路の入力回路のみラッチし、他の絶縁回路の入力
回路を遮断するラッチ回路により、当該他の絶縁回路の
入力回路では電流が消費されなくなる。
アドレスレコーダが制御を開始する入力バッファに係る
絶縁回路の入力回路のみラッチし、他の絶縁回路の入力
回路を遮断するラッチ回路により、当該他の絶縁回路の
入力回路では電流が消費されなくなる。
【００１３】
【実施例】以下、この発明の一実施例を図について説明
する。図１はこの発明の一実施例によるディジタル入力
絶縁回路を示す回路図であり、図において、従来のもの
と同一符号は同一または相当部分を示すので説明を省略
する。
する。図１はこの発明の一実施例によるディジタル入力
絶縁回路を示す回路図であり、図において、従来のもの
と同一符号は同一または相当部分を示すので説明を省略
する。
【００１４】５はアドレスレコーダ４より指令を受け、
そのアドレスレコーダ４が制御を開始する入力バッファ
３１〜３ｎ（例えば入力バッファ３１）に係るフォトカ
プラ２１〜２ｎ（入力バッファ３１に対してフォトカプ
ラ２１）の入力回路のみラッチし、他のフォトカプラ２
１〜２ｎ（入力バッファ３１に対してフォトカプラ２２
〜２ｎ）の入力回路を遮断するラッチ回路、５ａはアド
レスレコーダ４の指令を判断し、スイッチング素子（例
えばフォカプラ）５１〜５ｎを制御する制御部である。
そのアドレスレコーダ４が制御を開始する入力バッファ
３１〜３ｎ（例えば入力バッファ３１）に係るフォトカ
プラ２１〜２ｎ（入力バッファ３１に対してフォトカプ
ラ２１）の入力回路のみラッチし、他のフォトカプラ２
１〜２ｎ（入力バッファ３１に対してフォトカプラ２２
〜２ｎ）の入力回路を遮断するラッチ回路、５ａはアド
レスレコーダ４の指令を判断し、スイッチング素子（例
えばフォカプラ）５１〜５ｎを制御する制御部である。
【００１５】次に動作について説明する。
【００１６】まず、アドレスレコーダ４がラッチ回路５
に対して開閉状態を取り込むべき外部接点を指令する。 例えば、外部接点ＳＷ０ 〜ＳＷ７ の開閉状態を取り
込むべき旨の指令であれば、ラッチ回路５はスイッチン
グ素子５１をＯＮとし、スイッチング素子５２〜５ｎを
ＯＦＦとする。これにより、フォトカプラ２１の入力回
路のみラッチされ、フォトカプラ２２〜２ｎの入力回路
は遮断される。
に対して開閉状態を取り込むべき外部接点を指令する。 例えば、外部接点ＳＷ０ 〜ＳＷ７ の開閉状態を取り
込むべき旨の指令であれば、ラッチ回路５はスイッチン
グ素子５１をＯＮとし、スイッチング素子５２〜５ｎを
ＯＦＦとする。これにより、フォトカプラ２１の入力回
路のみラッチされ、フォトカプラ２２〜２ｎの入力回路
は遮断される。
【００１７】次に、フォトカプラ２１の動作遅延時間後
に、アドレスレコーダ４が入力バッファ３１にチップセ
レクト信号を出力することにより、入力バッファ３１が
ゲートを開いてフォトカプラ２１におけるフォトトラン
ジスタのＯＮ・ＯＦＦに対応したディジタル信号をデー
タバスに送信する。
に、アドレスレコーダ４が入力バッファ３１にチップセ
レクト信号を出力することにより、入力バッファ３１が
ゲートを開いてフォトカプラ２１におけるフォトトラン
ジスタのＯＮ・ＯＦＦに対応したディジタル信号をデー
タバスに送信する。
【００１８】また、他の外部接点ＳＷ８ 〜ＳＷ８ｎ−
１の開閉状態の取り込みについても、上記と同様に、ア
ドレスレジスタ４がラッチ回路５及び入力バッファ３２
〜３ｎを制御することによって、全ての外部接点ＳＷ０
〜ＳＷ８ の開閉状態がデータバスに送信される。な
お、図３はこの発明の一実施例によるディジタル入力絶
縁回路の動作を示すフローチャートである。
１の開閉状態の取り込みについても、上記と同様に、ア
ドレスレジスタ４がラッチ回路５及び入力バッファ３２
〜３ｎを制御することによって、全ての外部接点ＳＷ０
〜ＳＷ８ の開閉状態がデータバスに送信される。な
お、図３はこの発明の一実施例によるディジタル入力絶
縁回路の動作を示すフローチャートである。
【００１９】
【発明の効果】以上のように、この発明によればアドレ
スレコーダより指令を受け、そのアドレスレコーダが制
御を開始する入力バッファに係る絶縁回路の入力回路の
みラッチし、他の絶縁回路の入力回路を遮断するラッチ
回路を設けたので、外部接点が全て閉状態であっても、
当該他の絶縁回路の入力回路には電流が流れないため消
費電流が少なくなり、その結果として、外部接点の数の
応じて電源容量を大きくする必要がなくなるなどの効果
がある。
スレコーダより指令を受け、そのアドレスレコーダが制
御を開始する入力バッファに係る絶縁回路の入力回路の
みラッチし、他の絶縁回路の入力回路を遮断するラッチ
回路を設けたので、外部接点が全て閉状態であっても、
当該他の絶縁回路の入力回路には電流が流れないため消
費電流が少なくなり、その結果として、外部接点の数の
応じて電源容量を大きくする必要がなくなるなどの効果
がある。
【図１】この発明の一実施例によるディジタル入力絶縁
回路を示す回路図である。
回路を示す回路図である。
【図２】図１のディジタル入力絶縁回路の入力回路を示
す回路図である。
す回路図である。
【図３】図１のディジタル入力絶縁回路の動作を示すフ
ローチャートである。
ローチャートである。
【図４】従来のディジタル入力絶縁回路を示す回路図で
ある。
ある。
【図５】図４のディジタル入力絶縁回路の入力回路を示
す回路図である。
す回路図である。
ＳＷ０ 〜ＳＷ８ｎ−１ 外部接点
２１〜２ｎ フォトカプラ
３１〜３ｎ 入力バッファ
４ アドレスレコーダ
５ ラッチ回路
Claims (1)
- 【請求項１】 外部接点の閉動作によって電流が流れ
る入力回路が接続され、その電流の有無に応じてディジ
タル信号を出力する複数の絶縁回路と、上記複数の絶縁
回路より出力されたディジタル信号を順次データバスに
送信すべく、そのディジタル信号をその絶縁回路から受
けてそのデータバスに送信させる複数の入力バッファを
順次制御するアドレスレコーダと、上記アドレスレコー
ダより指令を受け、そのアドレスレコーダが制御を開始
する入力バッファに係る絶縁回路の入力回路のみラッチ
し、他の絶縁回路の入力回路を遮断するラッチ回路とを
備えたディジタル入力絶縁回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14528291A JPH04344913A (ja) | 1991-05-22 | 1991-05-22 | ディジタル入力絶縁回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14528291A JPH04344913A (ja) | 1991-05-22 | 1991-05-22 | ディジタル入力絶縁回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04344913A true JPH04344913A (ja) | 1992-12-01 |
Family
ID=15381538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14528291A Pending JPH04344913A (ja) | 1991-05-22 | 1991-05-22 | ディジタル入力絶縁回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04344913A (ja) |
-
1991
- 1991-05-22 JP JP14528291A patent/JPH04344913A/ja active Pending
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