JPH065756B2 - 半導体素子製造方法 - Google Patents
半導体素子製造方法Info
- Publication number
- JPH065756B2 JPH065756B2 JP62073251A JP7325187A JPH065756B2 JP H065756 B2 JPH065756 B2 JP H065756B2 JP 62073251 A JP62073251 A JP 62073251A JP 7325187 A JP7325187 A JP 7325187A JP H065756 B2 JPH065756 B2 JP H065756B2
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- JP
- Japan
- Prior art keywords
- gate electrode
- forming
- film
- gate
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
Landscapes
- Thin Film Transistor (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はMISFET製造方法に関する。
近年、SOI基板を用いた積層デバイスが盛んに開発され
ている。その一例として、A.H.Shah等による積層CMOS S
RAM（1984．シンポジウム オン ブイエルエスアイ
シンポジウム，ダイジェスト オブ テクニカル ペー
パース，1984.Symposium on VLSI Technology Digest o
f Technical papers）がある。その構造を第２図に示
す。図において、３はゲート電極、４はゲート絶縁膜、
21はｎ＋＋拡散層、22はｐ＋拡散層、23はｎ＋層、24は
Al電極である。図より、ゲート電極３をnMOSFETとpMOSF
ETとに共通に使用していることがわかる。このとき、上
層に位置するpMOSFET用の半導体膜表面が平坦化されて
いないためソース・ドレイン領域を形成する時に、イオ
ン注入用マスクとして使用するフォトレジストの露光精
度が上がらず、これが素子の微細化に欠点となってい
る。
ている。その一例として、A.H.Shah等による積層CMOS S
RAM（1984．シンポジウム オン ブイエルエスアイ
シンポジウム，ダイジェスト オブ テクニカル ペー
パース，1984.Symposium on VLSI Technology Digest o
f Technical papers）がある。その構造を第２図に示
す。図において、３はゲート電極、４はゲート絶縁膜、
21はｎ＋＋拡散層、22はｐ＋拡散層、23はｎ＋層、24は
Al電極である。図より、ゲート電極３をnMOSFETとpMOSF
ETとに共通に使用していることがわかる。このとき、上
層に位置するpMOSFET用の半導体膜表面が平坦化されて
いないためソース・ドレイン領域を形成する時に、イオ
ン注入用マスクとして使用するフォトレジストの露光精
度が上がらず、これが素子の微細化に欠点となってい
る。
この問題を解消するためにはセルフアライン法によりソ
ースおよびドレイン領域を形成する必要がある。また、
pMOSFETの半導体膜表面と表面保護用のSiO2とが接触し
た界面に発生する界面準位によりゲート電極３では制御
できないソース・ドレイン間電流が前述の界面近傍を流
れる可能性があり、これを除去するためには、pMOSFET
用半導体膜表面に第２のゲート電極（バックゲート電
極）を設けなければならないという欠点がある。
ースおよびドレイン領域を形成する必要がある。また、
pMOSFETの半導体膜表面と表面保護用のSiO2とが接触し
た界面に発生する界面準位によりゲート電極３では制御
できないソース・ドレイン間電流が前述の界面近傍を流
れる可能性があり、これを除去するためには、pMOSFET
用半導体膜表面に第２のゲート電極（バックゲート電
極）を設けなければならないという欠点がある。
本発明の目的はこのような従来の欠点を除去したMISFET
製造方法を提供することにある。また、チャネル領域と
なる半導体膜が平坦化により薄膜化されているので、作
製したMOSFETのドレイン電流−ドレイン電圧特性におい
て、サブスレッショルド電流の傾きをより急峻なものに
することが可能になる。
製造方法を提供することにある。また、チャネル領域と
なる半導体膜が平坦化により薄膜化されているので、作
製したMOSFETのドレイン電流−ドレイン電圧特性におい
て、サブスレッショルド電流の傾きをより急峻なものに
することが可能になる。
本発明はSOI基板を用いたMISFETの製造方法において、
半導体基板上に絶縁膜を形成したのち、第１のゲート電
極を形成する工程と、前記第１のゲート電極表面に第１
のゲート絶縁膜を成長させる工程と、前記第１のゲート
電極膜厚と第１のゲート絶縁膜厚の合計膜厚より厚員半
導体膜を形成する工程と、イオン注入法により前記半導
体膜表面に不純物層を形成する工程と、その後、前記第
１のゲート電極上の不純物層が除去され、かつ前記第１
のゲート電極上以外の不純物層が除去されない程度に前
記半導体膜表面を研磨して平坦化する工程と、第２のゲ
ート絶縁膜を形成し、更に第１のゲート電極により形成
されるMISFETのチャネル領域を全て覆う形状を有する第
２のゲート電極を形成する工程とを含むことを特徴とす
る半導体素子製造方法である。
半導体基板上に絶縁膜を形成したのち、第１のゲート電
極を形成する工程と、前記第１のゲート電極表面に第１
のゲート絶縁膜を成長させる工程と、前記第１のゲート
電極膜厚と第１のゲート絶縁膜厚の合計膜厚より厚員半
導体膜を形成する工程と、イオン注入法により前記半導
体膜表面に不純物層を形成する工程と、その後、前記第
１のゲート電極上の不純物層が除去され、かつ前記第１
のゲート電極上以外の不純物層が除去されない程度に前
記半導体膜表面を研磨して平坦化する工程と、第２のゲ
ート絶縁膜を形成し、更に第１のゲート電極により形成
されるMISFETのチャネル領域を全て覆う形状を有する第
２のゲート電極を形成する工程とを含むことを特徴とす
る半導体素子製造方法である。
以下、本発明の実施例について図面を参照して詳細に説
明する。
明する。
ここで、MISFETとしてシリコンを用いたnMOSFETを例に
とって説明する。シリコンは他の半導体膜でも、また、
nMOSFET以外にpMOSFETでも可能である。
とって説明する。シリコンは他の半導体膜でも、また、
nMOSFET以外にpMOSFETでも可能である。
第１図(a)において、Si基板１上にまず１μmSiO2２を熱
酸化法により形成する。つぎに、n+poly-SiをLPCVD法に
より0.5μm成長したのち、ゲート電極３をレジスト工程
およびエッチング工程により形成する。つぎに、熱酸化
法を用いてゲート電極３表面にゲート絶縁膜４として酸
化膜を400Å成長させる。その後、第１図(b)に示すよう
にLPCVD法を用いて0.7μmの膜厚を有するSi薄膜５を表
面に堆積する。次に、イオン注入法を用いて、AsをSi薄
膜５に導入する。このときの注入条件は加速電圧が180K
eV，ドーズ量が５×１０15ｃｍ-2である。このSi薄膜５
の表面には、ゲート電極３の形状に対応した凹凸が存在
するので、これを平坦化するために機械化学研磨法によ
り表面を研磨する。これによりSi薄膜５の表面が平坦化
され、第１図(c)に示すSi薄膜７が得られる。このと
き、研磨の程度はゲート絶縁膜４を露出させず、かつソ
ース領域８およびドレイン領域９となるイオン注入層６
を残して終了される。つぎに、Si薄膜７の表面上にバッ
クゲート絶縁膜10を400Å成長させたのち、MISFETのチ
ャネル領域16をすべて覆うような形状をもつバックゲー
ト11を0.5μm LPCVD poly-Siにより形成する。
酸化法により形成する。つぎに、n+poly-SiをLPCVD法に
より0.5μm成長したのち、ゲート電極３をレジスト工程
およびエッチング工程により形成する。つぎに、熱酸化
法を用いてゲート電極３表面にゲート絶縁膜４として酸
化膜を400Å成長させる。その後、第１図(b)に示すよう
にLPCVD法を用いて0.7μmの膜厚を有するSi薄膜５を表
面に堆積する。次に、イオン注入法を用いて、AsをSi薄
膜５に導入する。このときの注入条件は加速電圧が180K
eV，ドーズ量が５×１０15ｃｍ-2である。このSi薄膜５
の表面には、ゲート電極３の形状に対応した凹凸が存在
するので、これを平坦化するために機械化学研磨法によ
り表面を研磨する。これによりSi薄膜５の表面が平坦化
され、第１図(c)に示すSi薄膜７が得られる。このと
き、研磨の程度はゲート絶縁膜４を露出させず、かつソ
ース領域８およびドレイン領域９となるイオン注入層６
を残して終了される。つぎに、Si薄膜７の表面上にバッ
クゲート絶縁膜10を400Å成長させたのち、MISFETのチ
ャネル領域16をすべて覆うような形状をもつバックゲー
ト11を0.5μm LPCVD poly-Siにより形成する。
つぎに第１図(d)において、表面保護膜となるSiO212を
0.5μm，LPCVD法により成長させたのち、ソース領域
８、ドレイン領域９およびバックゲート11にコンタクト
孔を開孔し、Alによるソース電極13，ドレイン電極14お
よびゲート電極15を形成し、MISFETを完成する。
0.5μm，LPCVD法により成長させたのち、ソース領域
８、ドレイン領域９およびバックゲート11にコンタクト
孔を開孔し、Alによるソース電極13，ドレイン電極14お
よびゲート電極15を形成し、MISFETを完成する。
以上実施例では、イオン注入不純物としてAsを、またゲ
ート絶縁膜としてSi酸化膜を使用したが、他のものでも
よいことは明らかである。
ート絶縁膜としてSi酸化膜を使用したが、他のものでも
よいことは明らかである。
本発明はゲート電極をSOI薄膜の裏面に有する構造のMIS
FETの製造方法に関するものであり、SOI薄膜表面を研磨
などに用いて平坦化することにより、ソースおよびドレ
イン領域をセルフアライン的に形成できる。また、平坦
化されたSOI薄膜表面に第２のゲート電極（バックゲー
ト）を有しているため、SOI薄膜表面と表面保護膜とな
るSiO2が直接接触したときに生ずる、ゲート電極によっ
て制御できない、ソース・ドレイン間電流の制御が可能
となる。特に本発明によればSOI薄膜表面が十分に平坦
化されているため、第２のゲート電極をレジスト工程に
おいて、精度よく加工できる効果を有する。
FETの製造方法に関するものであり、SOI薄膜表面を研磨
などに用いて平坦化することにより、ソースおよびドレ
イン領域をセルフアライン的に形成できる。また、平坦
化されたSOI薄膜表面に第２のゲート電極（バックゲー
ト）を有しているため、SOI薄膜表面と表面保護膜とな
るSiO2が直接接触したときに生ずる、ゲート電極によっ
て制御できない、ソース・ドレイン間電流の制御が可能
となる。特に本発明によればSOI薄膜表面が十分に平坦
化されているため、第２のゲート電極をレジスト工程に
おいて、精度よく加工できる効果を有する。
第１図(a)〜(d)は本発明の実施例を工程順に示す断面
図、第２図は従来例を示す断面図である。 １…Si基板 ２，12…SiO2 ３…ゲート電極 ４…ゲート絶縁膜 5,7…Si薄膜 ６…イオン注入層 ８…ソース領域 ９…ドレイン領域 10…バックゲート絶縁膜 11…バックゲート 13…ソース電極 14…ドレイン電極 15…バックゲート電極 16…チャネル領域
図、第２図は従来例を示す断面図である。 １…Si基板 ２，12…SiO2 ３…ゲート電極 ４…ゲート絶縁膜 5,7…Si薄膜 ６…イオン注入層 ８…ソース領域 ９…ドレイン領域 10…バックゲート絶縁膜 11…バックゲート 13…ソース電極 14…ドレイン電極 15…バックゲート電極 16…チャネル領域
Claims (1)
- 【請求項１】SOI基板を用いたMISFETの製造方法におい
て、半導体基板上に絶縁膜を形成したのち、第１のゲー
ト電極を形成する工程と、前記第１のゲート電極表面に
第１のゲート絶縁膜を成長させる工程と、前記第１のゲ
ート電極膜厚と第１のゲート絶縁膜厚の合計膜厚より厚
い半導体膜を形成する工程と、イオン注入法により前記
半導体膜表面に不純物層を形成する工程と、その後、前
記第１のゲート電極上の不純物層が除去され、かつ前記
第１のゲートの電極上以外の不純物層が除去されない程
度に前記半導体膜表面を研磨して平坦化する工程と、第
２のゲート絶縁膜を形成し、更に第１のゲート電極によ
り形成されるMISFETのチャネル領域を全て覆う形状を有
する第２のゲート電極を形成する工程とを含むことを特
徴とする半導体素子製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62073251A JPH065756B2 (ja) | 1987-03-26 | 1987-03-26 | 半導体素子製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62073251A JPH065756B2 (ja) | 1987-03-26 | 1987-03-26 | 半導体素子製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63237575A JPS63237575A (ja) | 1988-10-04 |
| JPH065756B2 true JPH065756B2 (ja) | 1994-01-19 |
Family
ID=13512772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62073251A Expired - Lifetime JPH065756B2 (ja) | 1987-03-26 | 1987-03-26 | 半導体素子製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065756B2 (ja) |
-
1987
- 1987-03-26 JP JP62073251A patent/JPH065756B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63237575A (ja) | 1988-10-04 |
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