JPS63237577A - Ｍｉｓｆｅｔ製造方法 - Google Patents
Ｍｉｓｆｅｔ製造方法Info
- Publication number
- JPS63237577A JPS63237577A JP62073253A JP7325387A JPS63237577A JP S63237577 A JPS63237577 A JP S63237577A JP 62073253 A JP62073253 A JP 62073253A JP 7325387 A JP7325387 A JP 7325387A JP S63237577 A JPS63237577 A JP S63237577A
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- JP
- Japan
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- gate electrode
- insulating film
- film
- gate
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＩＳＦＥＴ製造方法に関する。
近年、ＳＯＩ基板（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｏｎ
Ｉｎ５ｕｌａｔｏｒ）を用いた積層デバイスが多く考
案されている。その−例として、Ａ、 Ｈ，５ｈａｈら
による積層ＣＭＯ５ＳＲＡＭ（１９８４，シンポジウム
オン ブイエルニスアイシンポジウム、ダイジェスト
オン テクニカルペーパース、 （１９８４，Ｓｙｍ
ｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏ−１ｏｇ
ｙ Ｄｉｇａｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ ｐａｐ
ｅｒｓ））がある。そう の構造を第２図に示す０図より、ゲート電極３をｎＭＯ
３ＦＥＴと９ＭＯ３ＦＥＴとを共通に使用していること
がわかる。
Ｉｎ５ｕｌａｔｏｒ）を用いた積層デバイスが多く考
案されている。その−例として、Ａ、 Ｈ，５ｈａｈら
による積層ＣＭＯ５ＳＲＡＭ（１９８４，シンポジウム
オン ブイエルニスアイシンポジウム、ダイジェスト
オン テクニカルペーパース、 （１９８４，Ｓｙｍ
ｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏ−１ｏｇ
ｙ Ｄｉｇａｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ ｐａｐ
ｅｒｓ））がある。そう の構造を第２図に示す０図より、ゲート電極３をｎＭＯ
３ＦＥＴと９ＭＯ３ＦＥＴとを共通に使用していること
がわかる。
しかしながら、上層に位置するｐ ＭＯＳＦＥＴ用の半
導体膜表面が平坦化されていないため、ソース・ドレイ
ン領域を形成するときに、イオン注入用マスクとして使
用するフォトレジストの露光精度が上がらず、これが素
子の微細化にとって欠点となっている。
導体膜表面が平坦化されていないため、ソース・ドレイ
ン領域を形成するときに、イオン注入用マスクとして使
用するフォトレジストの露光精度が上がらず、これが素
子の微細化にとって欠点となっている。
本発明の目的はこのような従来の欠点を除去したにｌ５
ＦＥＴ製造方法を提供することにある。
ＦＥＴ製造方法を提供することにある。
本発明、はＳＯＩ基板を用いた肘５ＦＥＴ製造方法にお
いて、半導体基板上に絶縁膜とゲート電極とを順次形成
し、その後、前記ゲート電極表面にゲート絶縁膜を成長
させ、更に前記ゲート電極膜厚とゲート絶縁膜厚との合
計膜厚より厚い半導体膜を形成したのち、前記ゲート絶
縁膜が露出しない程度に前記半導体膜表面を平坦化し、
次にチャネル領域となる部分にイオン注入用マスクを形
成したのち、イオン注入によりソースおよびドレイン領
域を形成することを特徴とするＭＩＳＦＥＴ製造方法で
ある。
いて、半導体基板上に絶縁膜とゲート電極とを順次形成
し、その後、前記ゲート電極表面にゲート絶縁膜を成長
させ、更に前記ゲート電極膜厚とゲート絶縁膜厚との合
計膜厚より厚い半導体膜を形成したのち、前記ゲート絶
縁膜が露出しない程度に前記半導体膜表面を平坦化し、
次にチャネル領域となる部分にイオン注入用マスクを形
成したのち、イオン注入によりソースおよびドレイン領
域を形成することを特徴とするＭＩＳＦＥＴ製造方法で
ある。
゛以下、本発明の実施例について図面を参照して詳細に
説明する。
説明する。
ここで、ＭＩＳＦＥＴとして、シリコンを用いたｎＭ。
５ＦＥＴを例にとって説明する。シリコンは他の半導体
膜でも、また、ｎ ＭＯ５ＦＥＴ以外にｐ ＭＯＳＦＥ
Ｔでも可能である。
膜でも、また、ｎ ＭＯ５ＦＥＴ以外にｐ ＭＯＳＦＥ
Ｔでも可能である。
第１図（ａ）において、Ｓｉ基板１上にまず１μ５Ｓｉ
Ｏ□２を熱酸化法により形成する。つぎに、ｎ ”ｐｏ
ｌｙ−３ｉをＬＰＣＶＤ法により０．５−成長したのち
、ゲート電極３をレジスト工程およびエツチング工程に
より形成する。つぎに、熱酸化法を用いてゲート電極３
の表面に絶縁膜としてゲート酸化膜４を４００人成長さ
せる。その後、第１図（ｂ）に示すように０．７−の膜
厚を有するＳｉ薄膜５を堆積させる。このＳｉ薄膜５の
表面にはゲート電極３の形状に対応した凹凸が形成され
る。この凹凸を平坦化するために機械化学研磨法を用い
てゲート酸化膜４の表面が露出しない程度に表面を研磨
し、第１図（ｃ）に示すような表面が平坦化されたＳｉ
薄膜６を得る。このとき、ゲート電極３上のＳｉ薄膜６
の膜厚は０．１μｍ以下となるようにする。
Ｏ□２を熱酸化法により形成する。つぎに、ｎ ”ｐｏ
ｌｙ−３ｉをＬＰＣＶＤ法により０．５−成長したのち
、ゲート電極３をレジスト工程およびエツチング工程に
より形成する。つぎに、熱酸化法を用いてゲート電極３
の表面に絶縁膜としてゲート酸化膜４を４００人成長さ
せる。その後、第１図（ｂ）に示すように０．７−の膜
厚を有するＳｉ薄膜５を堆積させる。このＳｉ薄膜５の
表面にはゲート電極３の形状に対応した凹凸が形成され
る。この凹凸を平坦化するために機械化学研磨法を用い
てゲート酸化膜４の表面が露出しない程度に表面を研磨
し、第１図（ｃ）に示すような表面が平坦化されたＳｉ
薄膜６を得る。このとき、ゲート電極３上のＳｉ薄膜６
の膜厚は０．１μｍ以下となるようにする。
つぎにに第１図（ｄ）のようにチャネル領域となる部分
を覆うようにフォトレジスト７を露光したのち、ソース
領域８およびドレイン領域９を形成するために、ヒ素元
素をイオン注入により導入する。
を覆うようにフォトレジスト７を露光したのち、ソース
領域８およびドレイン領域９を形成するために、ヒ素元
素をイオン注入により導入する。
その後、第１図（ｅ）に示すように表面保護膜となる５
ｉｎ２１０を０．５μｍＬＰｃＶＤ法により成長し、ソ
ース領域８、ドレイン領域９にコンタクト孔を開孔し、
ＡＱによるソース電極１１およびドレイン電極１２を形
成して肘５ＦＥＴを完成する。
ｉｎ２１０を０．５μｍＬＰｃＶＤ法により成長し、ソ
ース領域８、ドレイン領域９にコンタクト孔を開孔し、
ＡＱによるソース電極１１およびドレイン電極１２を形
成して肘５ＦＥＴを完成する。
本発明のゲート電極をＳＯＩ薄膜の裏面に有したＭＩＳ
ＦＥＴの製造方法によれば、 ＳＯＩ薄膜表面を研磨な
どにより平坦化し、さらにチャネル領域となるＳＯＩ薄
膜の膜厚を薄くできるため、素子の微細化に際し、素子
の露光の工程や素子の電気特性にとって極めて有利であ
り、また、チャネル領域となる半導体膜が平坦化処理に
よって薄膜化されるため１作製したＭＯＳＦＥＴのドレ
イン電流−ゲート電圧特性において、サブスレッショル
ド電流の傾きをより急峻なものにすることができる。
ＦＥＴの製造方法によれば、 ＳＯＩ薄膜表面を研磨な
どにより平坦化し、さらにチャネル領域となるＳＯＩ薄
膜の膜厚を薄くできるため、素子の微細化に際し、素子
の露光の工程や素子の電気特性にとって極めて有利であ
り、また、チャネル領域となる半導体膜が平坦化処理に
よって薄膜化されるため１作製したＭＯＳＦＥＴのドレ
イン電流−ゲート電圧特性において、サブスレッショル
ド電流の傾きをより急峻なものにすることができる。
第１図（ａ）〜（ｅ）は本発明の実施例を工程順に示す
断面図、第２図は従来例を示す断面図である。 １・・・Ｓｉ基板 ２，１０・・・Ｓｉｎ
。 ３・・・ゲート電極 ４・・・ゲート酸化膜５
．６・・・Ｓｉ薄膜 ７・・・フォトレジ
スト８・・・ソース領域 ９・・・ドレイン領
域１１・・・ソース電極 １２・・・ドレイン
電極（α） （ｂ） （Ｃ） 苑１図
断面図、第２図は従来例を示す断面図である。 １・・・Ｓｉ基板 ２，１０・・・Ｓｉｎ
。 ３・・・ゲート電極 ４・・・ゲート酸化膜５
．６・・・Ｓｉ薄膜 ７・・・フォトレジ
スト８・・・ソース領域 ９・・・ドレイン領
域１１・・・ソース電極 １２・・・ドレイン
電極（α） （ｂ） （Ｃ） 苑１図
Claims (1)
- （１）ＳＯＩ基板を用いたＭＩＳＦＥＴ製造方法におい
て、半導体基板上に絶縁膜とゲート電極とを順次形成し
、その後、前記ゲート電極表面にゲート絶縁膜を成長さ
せ、更に前記ゲート電極膜厚とゲート絶縁膜厚との合計
膜厚より厚い半導体膜を形成したのち、前記ゲート絶縁
膜が露出しない程度に前記半導体膜表面を平坦化し、次
にチャネル領域となる部分にイオン注入用マスクを形成
したのち、イオン注入によりソースおよびドレイン領域
を形成することを特徴とするＭＩＳＦＥＴ製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62073253A JPS63237577A (ja) | 1987-03-26 | 1987-03-26 | Ｍｉｓｆｅｔ製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62073253A JPS63237577A (ja) | 1987-03-26 | 1987-03-26 | Ｍｉｓｆｅｔ製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63237577A true JPS63237577A (ja) | 1988-10-04 |
| JPH0586074B2 JPH0586074B2 (ja) | 1993-12-09 |
Family
ID=13512825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62073253A Granted JPS63237577A (ja) | 1987-03-26 | 1987-03-26 | Ｍｉｓｆｅｔ製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63237577A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0439967A (ja) * | 1990-06-05 | 1992-02-10 | Matsushita Electric Ind Co Ltd | 薄膜トランジスターの製造方法 |
| JPH05275452A (ja) * | 1992-03-25 | 1993-10-22 | Semiconductor Energy Lab Co Ltd | 薄膜状絶縁ゲイト型半導体装置およびその作製方法 |
| JPH0799317A (ja) * | 1993-08-12 | 1995-04-11 | Semiconductor Energy Lab Co Ltd | 薄膜状絶縁ゲイト型半導体装置およびその作製方法 |
| US6124155A (en) * | 1991-06-19 | 2000-09-26 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and thin film transistor and method for forming the same |
| US6331717B1 (en) * | 1993-08-12 | 2001-12-18 | Semiconductor Energy Laboratory Co. Ltd. | Insulated gate semiconductor device and process for fabricating the same |
| JP2009033134A (ja) * | 2007-06-29 | 2009-02-12 | Semiconductor Energy Lab Co Ltd | 半導体装置及び半導体装置の作製方法、並びに電子機器 |
-
1987
- 1987-03-26 JP JP62073253A patent/JPS63237577A/ja active Granted
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0439967A (ja) * | 1990-06-05 | 1992-02-10 | Matsushita Electric Ind Co Ltd | 薄膜トランジスターの製造方法 |
| US6797548B2 (en) | 1991-06-19 | 2004-09-28 | Semiconductor Energy Laboratory Co., Inc. | Electro-optical device and thin film transistor and method for forming the same |
| US6847064B2 (en) | 1991-06-19 | 2005-01-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having a thin film transistor |
| US6124155A (en) * | 1991-06-19 | 2000-09-26 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and thin film transistor and method for forming the same |
| US6166399A (en) * | 1991-06-19 | 2000-12-26 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix device including thin film transistors |
| US7507991B2 (en) | 1991-06-19 | 2009-03-24 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and thin film transistor and method for forming the same |
| US6756258B2 (en) | 1991-06-19 | 2004-06-29 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device |
| US6335213B1 (en) | 1991-06-19 | 2002-01-01 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and thin film transistor and method for forming the same |
| US6887746B2 (en) | 1992-03-25 | 2005-05-03 | Semiconductor Energy Lab | Insulated gate field effect transistor and method for forming the same |
| US6569724B2 (en) | 1992-03-25 | 2003-05-27 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate field effect transistor and method for forming the same |
| JPH05275452A (ja) * | 1992-03-25 | 1993-10-22 | Semiconductor Energy Lab Co Ltd | 薄膜状絶縁ゲイト型半導体装置およびその作製方法 |
| US6323069B1 (en) | 1992-03-25 | 2001-11-27 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a thin film transistor using light irradiation to form impurity regions |
| JPH0799317A (ja) * | 1993-08-12 | 1995-04-11 | Semiconductor Energy Lab Co Ltd | 薄膜状絶縁ゲイト型半導体装置およびその作製方法 |
| US6500703B1 (en) | 1993-08-12 | 2002-12-31 | Semicondcutor Energy Laboratory Co., Ltd. | Insulated gate semiconductor device and process for fabricating the same |
| US6437366B1 (en) | 1993-08-12 | 2002-08-20 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate semiconductor device and process for fabricating the same |
| US6331717B1 (en) * | 1993-08-12 | 2001-12-18 | Semiconductor Energy Laboratory Co. Ltd. | Insulated gate semiconductor device and process for fabricating the same |
| US7381598B2 (en) | 1993-08-12 | 2008-06-03 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate semiconductor device and process for fabricating the same |
| JP2009033134A (ja) * | 2007-06-29 | 2009-02-12 | Semiconductor Energy Lab Co Ltd | 半導体装置及び半導体装置の作製方法、並びに電子機器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0586074B2 (ja) | 1993-12-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |