JPH0586659B2 - - Google Patents
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- JPH0586659B2 JPH0586659B2 JP57187387A JP18738782A JPH0586659B2 JP H0586659 B2 JPH0586659 B2 JP H0586659B2 JP 57187387 A JP57187387 A JP 57187387A JP 18738782 A JP18738782 A JP 18738782A JP H0586659 B2 JPH0586659 B2 JP H0586659B2
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- JP
- Japan
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- film
- substrate
- etching
- sio
- manufacturing
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/014—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/17—Isolation regions comprising dielectric materials formed using trench refilling with dielectric materials, e.g. shallow trench isolations
Landscapes
- Drying Of Semiconductors (AREA)
- Element Separation (AREA)
- Local Oxidation Of Silicon (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、幅1μm以下の加工技術に関するもの
であり、さらにこの方法を用いた微細にして高密
度なLSIの製造方法に関するものである。
であり、さらにこの方法を用いた微細にして高密
度なLSIの製造方法に関するものである。
（従来技術）
LSIの大規模化に対して、微細パタン形成技術
の効果は極めて大きい。その露光法についてみる
と、紫外、遠紫外、縮小投影、電子ビーム、イオ
ンビーム、Ｘ線等、種々の方法が開発されてい
る。これらの技術の進歩によつてサブミクロンパ
タンの形成が可能となつているが、これらの技術
においても、以下に述べる問題点が存在する。す
なわち紫外、遠紫外、縮小投影露光はいずれも現
有装置の進歩と実績を土台にして性能が向上して
いるが、解像度からみて、0.7〜1μmが限界と予
想される。この値以下のパタン形成は、電子ビー
ム、Ｘ線、イオンビームの各露光法によつて可能
となる。しかしながら、電子ビーム露光はスルー
プツトの低下、イオンビーム露光はデバイスの影
響などが未知であること、Ｘ線露光についてはＸ
線マスク基板の安定性、強度等の問題があり、そ
れぞれの露光法のもつ高い解像度がまだ生かされ
ていない状態である。以上述べたように従来のパ
タン形成法においては、サブミクロンパタンの形
成が可能でかつLSIのレベルに容易に適用できる
パタン形成技術は存在しなかつた。
の効果は極めて大きい。その露光法についてみる
と、紫外、遠紫外、縮小投影、電子ビーム、イオ
ンビーム、Ｘ線等、種々の方法が開発されてい
る。これらの技術の進歩によつてサブミクロンパ
タンの形成が可能となつているが、これらの技術
においても、以下に述べる問題点が存在する。す
なわち紫外、遠紫外、縮小投影露光はいずれも現
有装置の進歩と実績を土台にして性能が向上して
いるが、解像度からみて、0.7〜1μmが限界と予
想される。この値以下のパタン形成は、電子ビー
ム、Ｘ線、イオンビームの各露光法によつて可能
となる。しかしながら、電子ビーム露光はスルー
プツトの低下、イオンビーム露光はデバイスの影
響などが未知であること、Ｘ線露光についてはＸ
線マスク基板の安定性、強度等の問題があり、そ
れぞれの露光法のもつ高い解像度がまだ生かされ
ていない状態である。以上述べたように従来のパ
タン形成法においては、サブミクロンパタンの形
成が可能でかつLSIのレベルに容易に適用できる
パタン形成技術は存在しなかつた。
サブミクロンパタン形成の他の方法として堆積
膜のサイドエツチングを利用する方法も、これま
で種々試みられているが、サイドエツチングの均
一性、制御性等に問題があり、これも同様にLSI
のレベルに容易に適用できる方法が存在しなかつ
た。
膜のサイドエツチングを利用する方法も、これま
で種々試みられているが、サイドエツチングの均
一性、制御性等に問題があり、これも同様にLSI
のレベルに容易に適用できる方法が存在しなかつ
た。
（発明の目的）
本発明はこれらの欠点を除去するため、方向性
を有する膜堆積法を微細パタンの形成法に適用し
たもので、その目的は、例えば0.1〜0.5μm程度の
幅の溝の加工を容易にし、もつてLSIの高密度
化、高速度化を図ることにある。
を有する膜堆積法を微細パタンの形成法に適用し
たもので、その目的は、例えば0.1〜0.5μm程度の
幅の溝の加工を容易にし、もつてLSIの高密度
化、高速度化を図ることにある。
（発明の構成）
前記の目的を達成するため、本発明は基板上に
第１の材料を堆積した後、これをパタン形成し、
その上に方向性を有するプラズマを使つた化学気
相成長法であるECR形プラズマCVD法によつて
化合物である第２の材料を全面に堆積し、エツチ
ングによつて第１の材料のパタンの縁周辺に付着
した第２の材料を除去することにより、前記基板
面上方より前記基板面に垂直方向に基板露出面が
見通せるように第１の材料と前記第２の材料とに
よつて溝を形成し、この溝の部分内の露出した基
板材料を前記パタン形成された第１の材料と前記
第２の材料をマスクとして方向性エツチングする
ことを特徴とする半導体装置の製造方法を発明の
要旨とするものである。
第１の材料を堆積した後、これをパタン形成し、
その上に方向性を有するプラズマを使つた化学気
相成長法であるECR形プラズマCVD法によつて
化合物である第２の材料を全面に堆積し、エツチ
ングによつて第１の材料のパタンの縁周辺に付着
した第２の材料を除去することにより、前記基板
面上方より前記基板面に垂直方向に基板露出面が
見通せるように第１の材料と前記第２の材料とに
よつて溝を形成し、この溝の部分内の露出した基
板材料を前記パタン形成された第１の材料と前記
第２の材料をマスクとして方向性エツチングする
ことを特徴とする半導体装置の製造方法を発明の
要旨とするものである。
次に本発明の実施例を添付図面について説明す
る。なお実施例は一つの例示であつて、本発明の
精神を逸脱しない範囲で、種々の変更あるいは改
良を行いうることは言うまでもない。
る。なお実施例は一つの例示であつて、本発明の
精神を逸脱しない範囲で、種々の変更あるいは改
良を行いうることは言うまでもない。
第１図Ａ，Ｂに方向性を有する膜堆積法、
ECR形プラズマ堆積法で、段差を有する下地の
上にSiO2を堆積し、それをエツチングした場合
の形状の変化を示す。第１図ＡはSi１上に予めパ
タニングしたSiO2等をマスクにしてRIE
（reactive ion etching反応性イオンエツチング）
でSiをエツチングし、Siに溝を形成した後その上
にECR形プラズマ堆積法でSiO2膜２を堆積した
試料断面構造である。RIEの条件はCBrF3をガス
として使用し、0.03Torr，200Wであり、Siの溝
の深さは1μmである。また、Siの溝の凹部凸部の
幅はともに1μmである。ECR形プラズマ堆積法
によるSiO2の堆積膜厚は0.5μmで、堆積条件は
SiH4（100％）10c.c.／min，O210c.c.／min，２×
10-4Torr，100Wである。これらをライトエツチ
ングするとSi溝の側壁に堆積したSiO2膜はエツ
チング速度が大きいため急速にエツチングされて
なくなり第１図Ｂに示す構造が得られる。３，４
は残つたSiO2膜を示す。電子サイクロトロン共
鳴を用いてプラズマを生成するECR形プラズマ
CVD法では、膜を堆積するガス圧が従来のプラ
ズマCVD法に比べて１から２桁低い圧力であり、
発散磁場によりプラズマ流を形成して基板にプラ
ズマを照射するようにして膜を形成しているた
め、方向性が強く、かつ、適度なエネルギーを持
つたイオンが膜面に照射され、また、プラズマの
イオン化率も従来のプラズマCVD法よりも１桁
程度大きいという特徴を持つている。また、形成
された膜の性質としても、基板加熱なしでECR
形プラズマCVD法で形成された膜は、緩衝弗酸
に対するエツチング速度が熱CVD法で形成した
ものと同様であるというように、通常のプラズマ
CVD法より遥かに優れた性質の膜を形成できる
という特徴を持つている。
ECR形プラズマ堆積法で、段差を有する下地の
上にSiO2を堆積し、それをエツチングした場合
の形状の変化を示す。第１図ＡはSi１上に予めパ
タニングしたSiO2等をマスクにしてRIE
（reactive ion etching反応性イオンエツチング）
でSiをエツチングし、Siに溝を形成した後その上
にECR形プラズマ堆積法でSiO2膜２を堆積した
試料断面構造である。RIEの条件はCBrF3をガス
として使用し、0.03Torr，200Wであり、Siの溝
の深さは1μmである。また、Siの溝の凹部凸部の
幅はともに1μmである。ECR形プラズマ堆積法
によるSiO2の堆積膜厚は0.5μmで、堆積条件は
SiH4（100％）10c.c.／min，O210c.c.／min，２×
10-4Torr，100Wである。これらをライトエツチ
ングするとSi溝の側壁に堆積したSiO2膜はエツ
チング速度が大きいため急速にエツチングされて
なくなり第１図Ｂに示す構造が得られる。３，４
は残つたSiO2膜を示す。電子サイクロトロン共
鳴を用いてプラズマを生成するECR形プラズマ
CVD法では、膜を堆積するガス圧が従来のプラ
ズマCVD法に比べて１から２桁低い圧力であり、
発散磁場によりプラズマ流を形成して基板にプラ
ズマを照射するようにして膜を形成しているた
め、方向性が強く、かつ、適度なエネルギーを持
つたイオンが膜面に照射され、また、プラズマの
イオン化率も従来のプラズマCVD法よりも１桁
程度大きいという特徴を持つている。また、形成
された膜の性質としても、基板加熱なしでECR
形プラズマCVD法で形成された膜は、緩衝弗酸
に対するエツチング速度が熱CVD法で形成した
ものと同様であるというように、通常のプラズマ
CVD法より遥かに優れた性質の膜を形成できる
という特徴を持つている。
第２図にライトエツチングの時間と、第１図Ｂ
に示す各部分の寸法の関係を示す。エツチング液
はH2Ｏで希釈したHF液（50％HF60c.c.，H2
O1940c.c.）である。室温でエツチング時間が10分
で凹部でのSiO2膜とSi側壁の間隙αBは0.15μmで
ある。SiO2の堆積膜厚、ならびにHF液の組成を
種々かえることによつてこの間隙αBの大きさは
種々の値をとりうることは言うまでもない。
に示す各部分の寸法の関係を示す。エツチング液
はH2Ｏで希釈したHF液（50％HF60c.c.，H2
O1940c.c.）である。室温でエツチング時間が10分
で凹部でのSiO2膜とSi側壁の間隙αBは0.15μmで
ある。SiO2の堆積膜厚、ならびにHF液の組成を
種々かえることによつてこの間隙αBの大きさは
種々の値をとりうることは言うまでもない。
第３図にライトエツチングの時間と、第１図Ｂ
に示す角度αB，αTの関係を示す。エツチング時間
を大きくしてもαBは一定で約70°である。従つて
第１図Ｂに示す凹部の酸化膜４のテーパ角は一定
である。又、凸部の酸化膜３のテーパ角もほぼ
100°で一定となる。
に示す角度αB，αTの関係を示す。エツチング時間
を大きくしてもαBは一定で約70°である。従つて
第１図Ｂに示す凹部の酸化膜４のテーパ角は一定
である。又、凸部の酸化膜３のテーパ角もほぼ
100°で一定となる。
ここでは具体例として下地の段差を有する基板
としてSiをあげたが、段差を有する表面であれば
Si以外の他の材料、例えばInP，GaAs等の半導
体材料、又はAl，Mo等の金属材料、Al2O3，Si3
N4等の絶縁物でも同様の傾向をなすことは言う
までもない。また堆積膜としてSiO2を示したが、
Si3N4膜あるいはSiXNYOZ膜等のECR形プラズマ
堆積法で可能な膜であれば、いずれも上記と同様
である。
としてSiをあげたが、段差を有する表面であれば
Si以外の他の材料、例えばInP，GaAs等の半導
体材料、又はAl，Mo等の金属材料、Al2O3，Si3
N4等の絶縁物でも同様の傾向をなすことは言う
までもない。また堆積膜としてSiO2を示したが、
Si3N4膜あるいはSiXNYOZ膜等のECR形プラズマ
堆積法で可能な膜であれば、いずれも上記と同様
である。
第１図〜第３図を用いて説明した性質を用いれ
ば微細な溝の加工が可能となる。第４図Ａ〜Ｅ、
第５図Ａ〜Ｃにその実施例を述べる。
ば微細な溝の加工が可能となる。第４図Ａ〜Ｅ、
第５図Ａ〜Ｃにその実施例を述べる。
第４図はシリコン基板１の上に酸化膜５を熱酸
化法又はCVD法で形成した後、この上にポリシ
リコン膜６を、さらにその上にレジスト膜７をパ
タン形成し、その上にSiO2膜８をECR形プラズ
マ堆積法で堆積した構造を示す。各々の膜厚はた
とえばポリシリコン膜６は0.5μm、レジスト膜７
は1μm，SiO2膜８は0.5μmとする。これをライト
エツチングして第４図Ｂに示す構造を得る。９，
１０はエツチングにより残つたSiO2膜を示す。
第２図で説明した希釈HF液を用いて14分間エツ
チングした場合第４図Ｂに示した間隙ａの大きさ
は0.2μm，SiO2膜９と１０の膜厚はともに0.2μm
となる。これをたとえばCBrF3ガスを用いたRIE
でエツチングすれば、第４図Ｃの構造が得られ
る。このRIEによるSiとSiO2のエツチング速度比
は約８倍であるので上記SiO2膜１０は十分マス
クとなりうる。第４図ＣのSiO2膜１０の膜厚は
約0.14μmとなる。又、Siとレジストのエツチン
グ速度比は約３倍なのでレジスト膜７も十分マス
クとなりうる。第４図Ｃに示す溝ｂは、RIEのエ
ツチングによつてレジスト膜７とSiO2膜１０が
ともにRIEによつてエツチングされるため第４図
Ｂの溝ａよりも幅が広くなる。この時溝ｂの間隙
は0.35μm程度となる。１１，１２はSiO2膜を示
す。次にSiO2膜１２を除去し、第４図Ｄを、さ
らに、レジスト膜７を除去して第４図Ｅを得る。
ただし、この場合ポリシリコンの下地５がSiO2
膜なので、マスクとして使用したSiO2膜１２を
除去する時、SiO2膜５も間隙の部分で約0.15μm
エツチングされる。第４図Ｄにｃとしてこれを示
す。なお上記の実施例においては、１としてシリ
コン基板を用いた例について説明したが、この外
に半導体その他の基板を用いることができる。又
シリコン酸化膜５の代わりに絶縁物、ポリシリコ
ン６の代わりにシリコン入りのAl，Mo−Si、又
SiO2膜８の代わりにSi3N4、レジスト７の代わり
にSi3N4を用いることもできる。
化法又はCVD法で形成した後、この上にポリシ
リコン膜６を、さらにその上にレジスト膜７をパ
タン形成し、その上にSiO2膜８をECR形プラズ
マ堆積法で堆積した構造を示す。各々の膜厚はた
とえばポリシリコン膜６は0.5μm、レジスト膜７
は1μm，SiO2膜８は0.5μmとする。これをライト
エツチングして第４図Ｂに示す構造を得る。９，
１０はエツチングにより残つたSiO2膜を示す。
第２図で説明した希釈HF液を用いて14分間エツ
チングした場合第４図Ｂに示した間隙ａの大きさ
は0.2μm，SiO2膜９と１０の膜厚はともに0.2μm
となる。これをたとえばCBrF3ガスを用いたRIE
でエツチングすれば、第４図Ｃの構造が得られ
る。このRIEによるSiとSiO2のエツチング速度比
は約８倍であるので上記SiO2膜１０は十分マス
クとなりうる。第４図ＣのSiO2膜１０の膜厚は
約0.14μmとなる。又、Siとレジストのエツチン
グ速度比は約３倍なのでレジスト膜７も十分マス
クとなりうる。第４図Ｃに示す溝ｂは、RIEのエ
ツチングによつてレジスト膜７とSiO2膜１０が
ともにRIEによつてエツチングされるため第４図
Ｂの溝ａよりも幅が広くなる。この時溝ｂの間隙
は0.35μm程度となる。１１，１２はSiO2膜を示
す。次にSiO2膜１２を除去し、第４図Ｄを、さ
らに、レジスト膜７を除去して第４図Ｅを得る。
ただし、この場合ポリシリコンの下地５がSiO2
膜なので、マスクとして使用したSiO2膜１２を
除去する時、SiO2膜５も間隙の部分で約0.15μm
エツチングされる。第４図Ｄにｃとしてこれを示
す。なお上記の実施例においては、１としてシリ
コン基板を用いた例について説明したが、この外
に半導体その他の基板を用いることができる。又
シリコン酸化膜５の代わりに絶縁物、ポリシリコ
ン６の代わりにシリコン入りのAl，Mo−Si、又
SiO2膜８の代わりにSi3N4、レジスト７の代わり
にSi3N4を用いることもできる。
下地のSiO2膜のエツチングを防止する工程を
第５図Ａ〜Ｃに示す。第４図Ｂの工程まで進めた
後、ポリシリコン６のエツチングを第５図Ａに示
すように最後に抜けるところまでエツチングせず
に止める。しかる後、SiO2膜１３と１４、レジ
スト膜７を除去し、第５図Ｂを得る。これを、た
とえばRIEで全面エツチングして第５図Ｃを得
る。第４図、第５図の例は1μm以下の微細な間隙
で導体配線、又は絶縁物等の材料を切断する場合
に幅広く応用できる。
第５図Ａ〜Ｃに示す。第４図Ｂの工程まで進めた
後、ポリシリコン６のエツチングを第５図Ａに示
すように最後に抜けるところまでエツチングせず
に止める。しかる後、SiO2膜１３と１４、レジ
スト膜７を除去し、第５図Ｂを得る。これを、た
とえばRIEで全面エツチングして第５図Ｃを得
る。第４図、第５図の例は1μm以下の微細な間隙
で導体配線、又は絶縁物等の材料を切断する場合
に幅広く応用できる。
上記の実施例においてはエツチングにRIEを用
いたが、必要な場合にはウエツトエツチングを使
用することも当然可能である。
いたが、必要な場合にはウエツトエツチングを使
用することも当然可能である。
第６図Ａ〜ＦはSi基板１に溝ｅを形成し、その
中にポリSi又はSiO2等の膜を充填する製造方法
を示す。これは微細な素子間分離構造を得るに適
した製造方法である。Si基板１の上に熱酸化膜１
５を形成し、レジストパタン１６を形成後、全面
にECR形プラズマ堆積法の方向性をもつた膜堆
積法によつてSiO2膜１７を堆積して第６図Ａの
構造を得る。熱酸化膜１５の膜厚は例えば500Å、
レジスト１６の膜厚は１〜1.5μm、SiO2膜１７の
厚さを1μmとする。第２図で説明した希釈HFを
用いて14分間エツチングし第６図Ｂの構造を得
る。ｄの間隔は0.2μmとなり、SiO2膜１８と１９
の膜厚は0.7μmとなる。SiO2膜１８，１９とレジ
スト１６をマスクとしてSi基板１をCBrF3ガスを
用いたRIEでエツチングし第６図Ｃの構造を得
る。Siの溝ｅの深さを1.5μmとした時、溝ｅの上
端の幅はSiO2膜２０，２１とレジスト膜１６が
エツチングされるため約0.4〜0.6μm程度に広が
る。溝ｅの下端は0.2〜0.3μmである。SiO2膜２
０，２１、レジスト膜１６を除去し、さらに
SiO2膜１５を除去した後、Si基板１を洗浄して
熱酸化膜２２を形成して第６図Ｄを得る。この上
にSiO2膜又はポリSi膜を堆積して第６図Ｅを得
る。この堆積膜２３の膜厚は0.5〜1μm程度であ
る。これをRIEで再度エツチングするか、もしく
はレジストを塗布後RIEでエツチングすることに
よつて第６図Ｆの構造を得る。この構造におい
て、Si基板１に埋め込まれた２２と２３の薄膜の
幅は0.4〜0.6μm、深さは1.5μmであり、微細な素
子間分離構造として適している。勿論、以上述べ
た諸条件は一具体例であつて条件の変更によつて
種々の寸法構造をもつた素子間分離構造を製作で
きることは言うまでもない。又レジスト１６の代
わりにパタン形成をしたSiO2膜でもよいことは
勿論である。
中にポリSi又はSiO2等の膜を充填する製造方法
を示す。これは微細な素子間分離構造を得るに適
した製造方法である。Si基板１の上に熱酸化膜１
５を形成し、レジストパタン１６を形成後、全面
にECR形プラズマ堆積法の方向性をもつた膜堆
積法によつてSiO2膜１７を堆積して第６図Ａの
構造を得る。熱酸化膜１５の膜厚は例えば500Å、
レジスト１６の膜厚は１〜1.5μm、SiO2膜１７の
厚さを1μmとする。第２図で説明した希釈HFを
用いて14分間エツチングし第６図Ｂの構造を得
る。ｄの間隔は0.2μmとなり、SiO2膜１８と１９
の膜厚は0.7μmとなる。SiO2膜１８，１９とレジ
スト１６をマスクとしてSi基板１をCBrF3ガスを
用いたRIEでエツチングし第６図Ｃの構造を得
る。Siの溝ｅの深さを1.5μmとした時、溝ｅの上
端の幅はSiO2膜２０，２１とレジスト膜１６が
エツチングされるため約0.4〜0.6μm程度に広が
る。溝ｅの下端は0.2〜0.3μmである。SiO2膜２
０，２１、レジスト膜１６を除去し、さらに
SiO2膜１５を除去した後、Si基板１を洗浄して
熱酸化膜２２を形成して第６図Ｄを得る。この上
にSiO2膜又はポリSi膜を堆積して第６図Ｅを得
る。この堆積膜２３の膜厚は0.5〜1μm程度であ
る。これをRIEで再度エツチングするか、もしく
はレジストを塗布後RIEでエツチングすることに
よつて第６図Ｆの構造を得る。この構造におい
て、Si基板１に埋め込まれた２２と２３の薄膜の
幅は0.4〜0.6μm、深さは1.5μmであり、微細な素
子間分離構造として適している。勿論、以上述べ
た諸条件は一具体例であつて条件の変更によつて
種々の寸法構造をもつた素子間分離構造を製作で
きることは言うまでもない。又レジスト１６の代
わりにパタン形成をしたSiO2膜でもよいことは
勿論である。
第７図Ａ〜Ｉは本発明による微細な溝形成方法
を用いた素子間分離構造の他の製作例である。第
７図Ａにおいて、Si基板１の上に熱酸化膜２４を
形成しその上に耐熱化性CVDSi3N4膜２５を、さ
らにレジストパタン２６を形成する。２４の膜厚
は500Å、２５の膜厚は1000Å，２６の膜厚は１
〜1.5μmとする。この上にECR形プラズマ堆積法
の方向性をもつた膜堆積法でSiO2膜２７を堆積
して第７図Ｂを得る。これを第２図に示した希釈
HFを用いて14分間エツチングし、CBrF3を用い
た前述のRIEでSi3N4膜２５，SiO2膜２４，Si基
板１をエツチングして第７図Ｃを得る。溝ｆの深
さを約1μmとする。SiO2膜２８と２９を除去し
て第７図Ｄを得る。レジスト２６をマスクにして
Si3N4膜２５とSiO2膜２４をエツチングし、さら
にSi基板１を1μm程度エツチングして第７図Ｅを
得る。この時溝ｇの幅は0.4〜0.6μmである。レジ
スト２６を除去した後200〜300Åの膜厚の熱酸化
膜３０を形成した後全面にCVDSi3N4膜３１を
0.3μm堆積して第７図Ｆを得る。これをRIEでエ
ツチングして第７図Ｇを得る。Si3N4膜２５と３
１をマスクとして選択酸化をして第７図Ｈを得
る。３２は酸化膜を示す。Si3N4膜２５、酸化膜
２４を除去して第７図Ｉを得る。以上説明したよ
うにフイールド領域は素子領域に対してセルフア
ライメントに形成される。酸化膜３２の厚さは
2μm，Si3N4膜３１の幅は0.4〜0.6μm程度であり、
微細な素子間分離に適する。又、レジストパタン
２６の代わりに、パタン形成をしたSiO2膜を用
いることができることは言うまでもない。
を用いた素子間分離構造の他の製作例である。第
７図Ａにおいて、Si基板１の上に熱酸化膜２４を
形成しその上に耐熱化性CVDSi3N4膜２５を、さ
らにレジストパタン２６を形成する。２４の膜厚
は500Å、２５の膜厚は1000Å，２６の膜厚は１
〜1.5μmとする。この上にECR形プラズマ堆積法
の方向性をもつた膜堆積法でSiO2膜２７を堆積
して第７図Ｂを得る。これを第２図に示した希釈
HFを用いて14分間エツチングし、CBrF3を用い
た前述のRIEでSi3N4膜２５，SiO2膜２４，Si基
板１をエツチングして第７図Ｃを得る。溝ｆの深
さを約1μmとする。SiO2膜２８と２９を除去し
て第７図Ｄを得る。レジスト２６をマスクにして
Si3N4膜２５とSiO2膜２４をエツチングし、さら
にSi基板１を1μm程度エツチングして第７図Ｅを
得る。この時溝ｇの幅は0.4〜0.6μmである。レジ
スト２６を除去した後200〜300Åの膜厚の熱酸化
膜３０を形成した後全面にCVDSi3N4膜３１を
0.3μm堆積して第７図Ｆを得る。これをRIEでエ
ツチングして第７図Ｇを得る。Si3N4膜２５と３
１をマスクとして選択酸化をして第７図Ｈを得
る。３２は酸化膜を示す。Si3N4膜２５、酸化膜
２４を除去して第７図Ｉを得る。以上説明したよ
うにフイールド領域は素子領域に対してセルフア
ライメントに形成される。酸化膜３２の厚さは
2μm，Si3N4膜３１の幅は0.4〜0.6μm程度であり、
微細な素子間分離に適する。又、レジストパタン
２６の代わりに、パタン形成をしたSiO2膜を用
いることができることは言うまでもない。
第８図Ａ〜Ｆは本発明による他の素子間分離構
造の製作例である。第７図Ｃの構造において、リ
フトオフによつてレジスト２６とその上に堆積さ
れているSiO2膜２８を除去して第８図Ａを得る。
RIEエツチングによつてSi3N4膜２５，SiO2膜２
４，Si基板１をエツチングして第８図Ｂを得る。
この上にCVDSi3N4膜３４を膜厚0.3μmで堆積し
第８図Ｃを得る。RIEエツチングによつて第８図
Ｄを、熱酸化によつて第８図Ｅを、さらにSi3N4
膜２５と熱酸化膜２４の除去によつて第８図Ｆを
得る。以上説明したこの方法においてもフイール
ド領域は素子領域に対してセルフアライメントに
形成される。これも第７図Ｉと同様に微細な素子
間分離構造に適する。
造の製作例である。第７図Ｃの構造において、リ
フトオフによつてレジスト２６とその上に堆積さ
れているSiO2膜２８を除去して第８図Ａを得る。
RIEエツチングによつてSi3N4膜２５，SiO2膜２
４，Si基板１をエツチングして第８図Ｂを得る。
この上にCVDSi3N4膜３４を膜厚0.3μmで堆積し
第８図Ｃを得る。RIEエツチングによつて第８図
Ｄを、熱酸化によつて第８図Ｅを、さらにSi3N4
膜２５と熱酸化膜２４の除去によつて第８図Ｆを
得る。以上説明したこの方法においてもフイール
ド領域は素子領域に対してセルフアライメントに
形成される。これも第７図Ｉと同様に微細な素子
間分離構造に適する。
以上説明したように本発明によれば、方向性を
もつた膜堆積法、ECR形プラズマ堆積法を用い
ることによつて0.1〜0.5μm程度の微細なパタンを
形成できる。この形成法を用いてLSIにおいて微
細でかつ素子領域に対してセルフアライメントを
満足させる素子間分離構造を容易に製作すること
ができる。
もつた膜堆積法、ECR形プラズマ堆積法を用い
ることによつて0.1〜0.5μm程度の微細なパタンを
形成できる。この形成法を用いてLSIにおいて微
細でかつ素子領域に対してセルフアライメントを
満足させる素子間分離構造を容易に製作すること
ができる。
又、耐酸化性材料としてCVDSi3N4膜を上記の
実施例では使用しているが、Al2O3等他の耐酸化
性材料を使用することも勿論可能である。
実施例では使用しているが、Al2O3等他の耐酸化
性材料を使用することも勿論可能である。
（発明の効果）
叙上のように本発明によれば、基板上に第１の
材料を堆積した後、これをパタン形成し、その上
に方向性を有するプラズマを使つた化学気相成長
法によつて化合物である第２の材料を全面に堆積
し、エツチングによつて第１の材料のパタンの縁
周辺に付着した第２の材料を除去することによ
り、前記基板面上方より前記基板面に垂直方向に
基板露出面が見通せるように第１の材料と前記第
２の材料とによつて溝を形成し、この溝の部分内
の露出した基板材料を前記パタン形成された第１
の材料と前記第２の材料をマスクとして方向性エ
ツチングすることによつて (イ) エツチングによつて形成された溝幅の寸法精
度が良好であること、すなわち本発明によれば
0.1〜0.5μm程度の幅の溝が容易に加工できるた
めLSIにおいて、特に0.1〜0.5μm程度の間隙
で、導体配線又は絶縁膜等の材料の切断を必要
とする形状を製作しうること (ロ) 他の応用例として素子間分離に適用すれば微
細な素子間分離構造を製作できること (ハ) 工程が簡略化され、かつエツチング工程にお
いてマスク材付着による性能の低下がないこと 等の効果を有するものである。
材料を堆積した後、これをパタン形成し、その上
に方向性を有するプラズマを使つた化学気相成長
法によつて化合物である第２の材料を全面に堆積
し、エツチングによつて第１の材料のパタンの縁
周辺に付着した第２の材料を除去することによ
り、前記基板面上方より前記基板面に垂直方向に
基板露出面が見通せるように第１の材料と前記第
２の材料とによつて溝を形成し、この溝の部分内
の露出した基板材料を前記パタン形成された第１
の材料と前記第２の材料をマスクとして方向性エ
ツチングすることによつて (イ) エツチングによつて形成された溝幅の寸法精
度が良好であること、すなわち本発明によれば
0.1〜0.5μm程度の幅の溝が容易に加工できるた
めLSIにおいて、特に0.1〜0.5μm程度の間隙
で、導体配線又は絶縁膜等の材料の切断を必要
とする形状を製作しうること (ロ) 他の応用例として素子間分離に適用すれば微
細な素子間分離構造を製作できること (ハ) 工程が簡略化され、かつエツチング工程にお
いてマスク材付着による性能の低下がないこと 等の効果を有するものである。
第１図Ａ，Ｂは方向性をもつた膜堆積法による
薄膜をエツチングした時の形状変化、第２図及び
第３図は第１図に示した形状のエツチング時間依
存性、第４図Ａ〜Ｅ、第５図Ａ〜Ｃは第１図に示
した堆積膜を用いた微細な溝形成方法、第６図Ａ
〜Ｆ、第７図Ａ〜Ｉ、第８図Ａ〜Ｆは第１図〜第
５図に示した微細な溝形成法を利用した微細な素
子間分離構造の製造方法を示す。 １……Si基板、２，３，４……方向性をもつ膜
堆積法によつて形成された薄膜、５……SiO2膜、
６……ポリSi膜、７……レジスト膜、８，９，１
０，１１，１２，１３，１４……方向性をもつ膜
堆積法によつて形成された薄膜、１５，２２，２
４，３０，３３……熱酸化膜、１６，２６……レ
ジスト膜又はSiO2膜、１７，１８，１９，２０，
２１，２７，２８，２９……方向性をもつ膜堆積
法によつて形成された薄膜、２３……CVDSiO2
膜又はCVDポリSi膜、２５，３１，３４……耐
酸化性材料の膜、３２，３５……熱酸化膜。
薄膜をエツチングした時の形状変化、第２図及び
第３図は第１図に示した形状のエツチング時間依
存性、第４図Ａ〜Ｅ、第５図Ａ〜Ｃは第１図に示
した堆積膜を用いた微細な溝形成方法、第６図Ａ
〜Ｆ、第７図Ａ〜Ｉ、第８図Ａ〜Ｆは第１図〜第
５図に示した微細な溝形成法を利用した微細な素
子間分離構造の製造方法を示す。 １……Si基板、２，３，４……方向性をもつ膜
堆積法によつて形成された薄膜、５……SiO2膜、
６……ポリSi膜、７……レジスト膜、８，９，１
０，１１，１２，１３，１４……方向性をもつ膜
堆積法によつて形成された薄膜、１５，２２，２
４，３０，３３……熱酸化膜、１６，２６……レ
ジスト膜又はSiO2膜、１７，１８，１９，２０，
２１，２７，２８，２９……方向性をもつ膜堆積
法によつて形成された薄膜、２３……CVDSiO2
膜又はCVDポリSi膜、２５，３１，３４……耐
酸化性材料の膜、３２，３５……熱酸化膜。
Claims (1)
- 【特許請求の範囲】 １ 基板上に第１の材料を堆積した後、これをパ
タン形成し、その上に方向性を有するプラズマを
使つた化学気相成長法であるECR形プラズマ
CVD法により化合物である第２の材料を全面に
堆積し、エツチングによつて前記第１の材料のパ
タンの縁周辺に付着した前記第２の材料の脆弱な
膜質部分を除去し、平坦面に堆積した緻密な膜質
からなる前記第２の材料を残すことにより、前記
基板面上方より前記基板面に垂直方向に基板露出
面が見通せるように前記第１の材料と前記第２の
材料とによつて溝を形成し、 前記溝の部分内の露出した基板材料を前記パタ
ン形成された前記第１の材料と前記第２の材料を
マスクとして方向性エツチングすることにより深
溝を形成することを特徴とする半導体装置の製造
方法。 ２ 特許請求範囲第１項記載の半導体装置の製造
方法において、前記深溝の中にCVD等による堆
積膜を充填することによつて、表面が平坦で、か
つ分離幅が1μm以下の素子間分離構造を製作する
ことを特徴とする半導体装置の製造方法。 ３ 特許請求範囲第１項記載の半導体装置の製造
方法において、前記深溝の中に耐酸化性材料の堆
積膜を充填し、かつ素子領域も前記耐酸化性材料
の膜で被覆し、選択酸化後の基板表面が平坦にな
るように前記耐酸化性材料の膜で被覆していない
Si領域をエツチングして段差調整をした後、選択
酸化して表面の平坦な選択酸化膜を得ることを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57187387A JPS5978542A (ja) | 1982-10-27 | 1982-10-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57187387A JPS5978542A (ja) | 1982-10-27 | 1982-10-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5978542A JPS5978542A (ja) | 1984-05-07 |
| JPH0586659B2 true JPH0586659B2 (ja) | 1993-12-13 |
Family
ID=16205124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57187387A Granted JPS5978542A (ja) | 1982-10-27 | 1982-10-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5978542A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2811689B2 (ja) * | 1988-07-05 | 1998-10-15 | 松下電器産業株式会社 | 半導体装置の製造方法 |
| KR100763538B1 (ko) * | 2006-08-29 | 2007-10-05 | 삼성전자주식회사 | 마스크 패턴의 형성 방법 및 이를 이용한 미세 패턴의 형성방법 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5669833A (en) * | 1979-11-09 | 1981-06-11 | Toshiba Corp | Fine processing method of thin film |
| US4318751A (en) * | 1980-03-13 | 1982-03-09 | International Business Machines Corporation | Self-aligned process for providing an improved high performance bipolar transistor |
| US4274909A (en) * | 1980-03-17 | 1981-06-23 | International Business Machines Corporation | Method for forming ultra fine deep dielectric isolation |
| JPS56131945A (en) * | 1980-03-19 | 1981-10-15 | Matsushita Electric Ind Co Ltd | Forming method of silicon oxidation film |
| JPS5864044A (ja) * | 1981-10-14 | 1983-04-16 | Toshiba Corp | 半導体装置の製造方法 |
| JPS5919349A (ja) * | 1982-07-26 | 1984-01-31 | Toshiba Corp | 半導体装置およびその製造方法 |
-
1982
- 1982-10-27 JP JP57187387A patent/JPS5978542A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5978542A (ja) | 1984-05-07 |
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