JPH0586861B2 - - Google Patents
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- Publication number
- JPH0586861B2 JPH0586861B2 JP59270805A JP27080584A JPH0586861B2 JP H0586861 B2 JPH0586861 B2 JP H0586861B2 JP 59270805 A JP59270805 A JP 59270805A JP 27080584 A JP27080584 A JP 27080584A JP H0586861 B2 JPH0586861 B2 JP H0586861B2
- Authority
- JP
- Japan
- Prior art keywords
- package
- external connection
- connection terminals
- semiconductor device
- lead
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W46/00—Marks applied to devices, e.g. for alignment or identification
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/40—Leadframes
- H10W70/421—Shapes or dispositions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W46/00—Marks applied to devices, e.g. for alignment or identification
- H10W46/601—Marks applied to devices, e.g. for alignment or identification for use after dicing
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に、多数の外部
接続端子を具備する半導体集積回路に用いて有効
な技術に関する。
接続端子を具備する半導体集積回路に用いて有効
な技術に関する。
〔従来の技術〕
半導体集積回路のパツケージには各種の形状の
ものがあるが、デユアルインライン型のものはパ
ツケージの一部に切り欠きを設け、外部接続端子
の識別や実装時の位置決めなどを行い得るように
している。
ものがあるが、デユアルインライン型のものはパ
ツケージの一部に切り欠きを設け、外部接続端子
の識別や実装時の位置決めなどを行い得るように
している。
これらに対して、面実装型と呼ばれているもの
は、パツケージの表面にマークを設け、このマー
クの位置から外部接続端子の識別を行うようにし
ている。
は、パツケージの表面にマークを設け、このマー
クの位置から外部接続端子の識別を行うようにし
ている。
一方、半導体集積回路の製造時においては、最
終段階に検査工程があるが、上記マークだけでは
テスターにおいて検査のための位置決めを確実に
行うことができない。そこで、面実装型の半導体
集積回路の検査は、特開昭55−113356号公報に示
す如く、リードフレームに半導体集積回路を固定
した状態で行つている。
終段階に検査工程があるが、上記マークだけでは
テスターにおいて検査のための位置決めを確実に
行うことができない。そこで、面実装型の半導体
集積回路の検査は、特開昭55−113356号公報に示
す如く、リードフレームに半導体集積回路を固定
した状態で行つている。
しかし、上記検査に関する本発明者の検討によ
ると、検査終了後に半導体集積回路とリードフレ
ームとの分離工程があるため、この工程で半導体
集積回路に故障があつてもこれを検出することが
できない。
ると、検査終了後に半導体集積回路とリードフレ
ームとの分離工程があるため、この工程で半導体
集積回路に故障があつてもこれを検出することが
できない。
したがつて、上記半導体集積回路の構造では、
信頼性が低下することに本発明者は気付いた。
信頼性が低下することに本発明者は気付いた。
なお、実装の自動化を容易ならしめる半導体集
積回路装置を述べてある例として、特開昭57−
106061号公報がある。すなわち、この半導体集積
回路装置は、フラツトパツケージ型の半導体集積
回路装置において、リードピンまたは放熱フイン
の少なくとも一つに、半導体集積回路装置を装着
部材に定位装着するための対の定位手段の一方を
具備させたことを特徴とする。
積回路装置を述べてある例として、特開昭57−
106061号公報がある。すなわち、この半導体集積
回路装置は、フラツトパツケージ型の半導体集積
回路装置において、リードピンまたは放熱フイン
の少なくとも一つに、半導体集積回路装置を装着
部材に定位装着するための対の定位手段の一方を
具備させたことを特徴とする。
しかし、この半導体集積回路装置においては、
定位手段がリードピンまたは放熱フインに設けら
れるため、リードピンの有効本数がその分減少さ
れるという問題点がある。また、定位手段が対に
設けられるため、半導体集積回路装置の向きを識
別することができず、識別のための専用のマーク
が必要になるという問題点がある。
定位手段がリードピンまたは放熱フインに設けら
れるため、リードピンの有効本数がその分減少さ
れるという問題点がある。また、定位手段が対に
設けられるため、半導体集積回路装置の向きを識
別することができず、識別のための専用のマーク
が必要になるという問題点がある。
本発明の目的は、多数の外部接続端子を設ける
とともに、各外部接続端子の識別を容易にした半
導体装置を提供することにある。
とともに、各外部接続端子の識別を容易にした半
導体装置を提供することにある。
本発明の上記ならびにその他の目的と新規な特
徴は、本明細書の記述及び添付図面から明らかに
なるであろう。
徴は、本明細書の記述及び添付図面から明らかに
なるであろう。
本願において開示される発明の概要を簡単に述
べれば、下記の通りである。
べれば、下記の通りである。
すなわち、平面形状が方形に形成されたパツケ
ージ２の４側面に多数本の外部接続端子３が、各
側面に直角に突設されているとともに、各辺にお
ける外部接続端子３群の先端が一列に揃えられて
おり、また、パツケージ２の内部にはパツケージ
２と相似形のタブ４が封止されている半導体装置
において、前記パツケージ２の内部において前記
タブ４にそれぞれ接続されている４本のタブ吊り
リード５のうち、３本のタブ吊りリード５の先端
部が、パツケージ２の外部にそのパツケージ２の
３箇所のコーナー部から対角線の方向にそれぞれ
突出されて３本の突出部材１１が形成されてお
り、これら突出部材１１の先端部は環状に形成さ
れて各挿通孔１２がそれぞれ形成されており、さ
らに、各挿通孔１２は前記外部接続端子３群の先
端揃え線の延長線上にそれぞれ配置されているこ
とを特徴とする。
ージ２の４側面に多数本の外部接続端子３が、各
側面に直角に突設されているとともに、各辺にお
ける外部接続端子３群の先端が一列に揃えられて
おり、また、パツケージ２の内部にはパツケージ
２と相似形のタブ４が封止されている半導体装置
において、前記パツケージ２の内部において前記
タブ４にそれぞれ接続されている４本のタブ吊り
リード５のうち、３本のタブ吊りリード５の先端
部が、パツケージ２の外部にそのパツケージ２の
３箇所のコーナー部から対角線の方向にそれぞれ
突出されて３本の突出部材１１が形成されてお
り、これら突出部材１１の先端部は環状に形成さ
れて各挿通孔１２がそれぞれ形成されており、さ
らに、各挿通孔１２は前記外部接続端子３群の先
端揃え線の延長線上にそれぞれ配置されているこ
とを特徴とする。
前記した手段によれば、タブ吊りリードの突出
端部である突出部材が非対称形状に構成されてい
るため、その非対称形状と各種外部接続端子とを
予め関係付けておくことにより、例えば、電源用
の外部接続端子や、グランド用の外部接続端子等
の識別を容易に行うことができる。
端部である突出部材が非対称形状に構成されてい
るため、その非対称形状と各種外部接続端子とを
予め関係付けておくことにより、例えば、電源用
の外部接続端子や、グランド用の外部接続端子等
の識別を容易に行うことができる。
また、この半導体装置の検査時や実装時におい
て、タブ吊りリードの突出端部である突出部材に
形成された挿通孔にピンを挿通することにより、
この半導体装置の有無を確認するとともに、半導
体装置を所定の位置、方向に位置決めすることが
できる。
て、タブ吊りリードの突出端部である突出部材に
形成された挿通孔にピンを挿通することにより、
この半導体装置の有無を確認するとともに、半導
体装置を所定の位置、方向に位置決めすることが
できる。
以下、本発明を適用した半導体装置の一実施例
を第１図及び第２図を参照して説明する。なお、
第１図は面実装型と呼ばれている半導体集積回路
の平面図、第２図は検査工程の一例を示す説明図
である。
を第１図及び第２図を参照して説明する。なお、
第１図は面実装型と呼ばれている半導体集積回路
の平面図、第２図は検査工程の一例を示す説明図
である。
本実施例の特徴は、４本のタブ吊りリードのう
ち、３本を利用して外部接続端子の識別、換言す
れば、半導体集積回路（以下においてICという）
の位置決めを行い得るように構成したことにあ
る。
ち、３本を利用して外部接続端子の識別、換言す
れば、半導体集積回路（以下においてICという）
の位置決めを行い得るように構成したことにあ
る。
第１図に示すように、IC１を構成するパツケ
ージ２の４側面には、多数の外部接続端子３が設
けられている。パツケージ２内に点線で示すタブ
４は、４本のタブ吊りリード５によつて保持され
ている。
ージ２の４側面には、多数の外部接続端子３が設
けられている。パツケージ２内に点線で示すタブ
４は、４本のタブ吊りリード５によつて保持され
ている。
そして、タブ吊りリード５の内の３本は、パツ
ケージ２の外側へ突出し、それらの先端部は環状
に形成され、後述する検査工程時に位置決めピン
を挿通し得るようになされている。
ケージ２の外側へ突出し、それらの先端部は環状
に形成され、後述する検査工程時に位置決めピン
を挿通し得るようになされている。
すなわち、第１図に示されているように、平面
形状が正方形に形成されたパツケージ２の４側面
に多数本の外部接続端子３が、各側面に直角に突
設されているとともに、各辺における端子３群の
先端が一列に揃えられている。また、パツケージ
２の内部にはパツケージ２に対して小さい相似形
のタブ４が封止されている。
形状が正方形に形成されたパツケージ２の４側面
に多数本の外部接続端子３が、各側面に直角に突
設されているとともに、各辺における端子３群の
先端が一列に揃えられている。また、パツケージ
２の内部にはパツケージ２に対して小さい相似形
のタブ４が封止されている。
パツケージ２の内部において、タブ４にそれぞ
れ接続されている４本のタブ吊りリード５のう
ち、３本のタブ吊りリード５の先端部が、パツケ
ージ２の外部にそのパツケージ２の３箇所のコー
ナー部から対角線の方向にそれぞれ突設されて３
本の突出部材１１が形成されている。これら突出
部材１１の先端部は円形の環状に形成されて各挿
通孔１２がそれぞれ形成されており、さらに、各
挿通孔１２は外部接続端子３群の先端揃え線の延
長線上にそれぞれ配置されている。
れ接続されている４本のタブ吊りリード５のう
ち、３本のタブ吊りリード５の先端部が、パツケ
ージ２の外部にそのパツケージ２の３箇所のコー
ナー部から対角線の方向にそれぞれ突設されて３
本の突出部材１１が形成されている。これら突出
部材１１の先端部は円形の環状に形成されて各挿
通孔１２がそれぞれ形成されており、さらに、各
挿通孔１２は外部接続端子３群の先端揃え線の延
長線上にそれぞれ配置されている。
上記IC１のパツケージ２は正方形であるが、
３本の突出部材１１が設けられているので、例え
ばリード３ａが電源用であり、リード３ｂが
GND用であることなど、予め設定しておき、か
つ継続的に覆行することにより、それぞれのリー
ド３の目的を容易に知ることができる。
３本の突出部材１１が設けられているので、例え
ばリード３ａが電源用であり、リード３ｂが
GND用であることなど、予め設定しておき、か
つ継続的に覆行することにより、それぞれのリー
ド３の目的を容易に知ることができる。
ところで、リード３の識別が容易であること
は、IC１を検査する場合、或いは実装する場合
において、IC１の位置決めが容易でるあことを
意味する。
は、IC１を検査する場合、或いは実装する場合
において、IC１の位置決めが容易でるあことを
意味する。
ここで注目すべきは、突出部材１１の先端部に
挿通孔１２を設け、上記検査および実装を自動的
に行い得るようにしたことである。
挿通孔１２を設け、上記検査および実装を自動的
に行い得るようにしたことである。
すなわち、第２図はテスターの一部を示すもの
であり、搬送路２１を矢印Ａ方向に吹き出してい
るエアーによつてIC１が搬送され、検査台２２
上に載置される。そして、棒状の検出ピン２３が
上記挿通孔１２を挿通し、これによりIC１が所
定の位置、方向にあるか否かを判定する。この
際、３本の検出ピン２３が３個の挿通孔１２を挿
通しなかつた場合は、IC１が所定の位置に搬送
されなかつたことになり、検査不能となる。
であり、搬送路２１を矢印Ａ方向に吹き出してい
るエアーによつてIC１が搬送され、検査台２２
上に載置される。そして、棒状の検出ピン２３が
上記挿通孔１２を挿通し、これによりIC１が所
定の位置、方向にあるか否かを判定する。この
際、３本の検出ピン２３が３個の挿通孔１２を挿
通しなかつた場合は、IC１が所定の位置に搬送
されなかつたことになり、検査不能となる。
これに対し、３個の挿通孔１２を検出ピン２３
が挿通した場合はIC１が所定の位置に搬送され、
所定の検査を行い得る状態にあることを意味す
る。この状態でIC１は仮想線で示す如く下方に
持ち下げられる。そして、各リード３が検査端子
２４に接触し、所定の電源、各種の信号が各リー
ド３に供給されて検査が行われる。
が挿通した場合はIC１が所定の位置に搬送され、
所定の検査を行い得る状態にあることを意味す
る。この状態でIC１は仮想線で示す如く下方に
持ち下げられる。そして、各リード３が検査端子
２４に接触し、所定の電源、各種の信号が各リー
ド３に供給されて検査が行われる。
検査終了後、IC１は再び上方に持ち上げられ、
次の搬送路２５に移送される。
次の搬送路２５に移送される。
搬送路２５は、上記IC１をエアーにより矢印
Ｂ方向に搬送し、一連の検査が終了する。以上
は、検査工程における位置決め動作を説明したも
のであるが、IC１を実装する際も上記同様の動
作により、プリント基板に形成された配線パター
ン（何れも図示せず）上にIC１を持ち運び、か
つ各リード３を所定の配線パターンに接触せしめ
ることができる。
Ｂ方向に搬送し、一連の検査が終了する。以上
は、検査工程における位置決め動作を説明したも
のであるが、IC１を実装する際も上記同様の動
作により、プリント基板に形成された配線パター
ン（何れも図示せず）上にIC１を持ち運び、か
つ各リード３を所定の配線パターンに接触せしめ
ることができる。
なお、矢印Ｘの位置はパツケージをモールド注
入する際に利用してよい。
入する際に利用してよい。
以上の説明では、主として本発明者によつてな
された発明をその背景となつた利用分野である面
実装型のICに適用した場合について説明したが、
それに限定されるものではなく、方形のパツケー
ジであつて、４辺に多数のリードを具備する半導
体装置全般に適用することができる。
された発明をその背景となつた利用分野である面
実装型のICに適用した場合について説明したが、
それに限定されるものではなく、方形のパツケー
ジであつて、４辺に多数のリードを具備する半導
体装置全般に適用することができる。
本願において開示される発明のうち代表的なも
のによつて得られる効果を簡単に説明すれば、次
の通りである。
のによつて得られる効果を簡単に説明すれば、次
の通りである。
(1) 方形のパツケージの３箇所のコーナー部から
各タブ吊りリードがそれぞれ突出されて突出部
材が一体的に突設されることにより、全体形状
が非対称形状に構成されているため、その非対
称形状と各種外部接続端子とを予め関係付けて
おくことにより、例えば、電源用の外部接続端
子や、グランド用の外部接続端子等の識別を容
易に行うことができる。
各タブ吊りリードがそれぞれ突出されて突出部
材が一体的に突設されることにより、全体形状
が非対称形状に構成されているため、その非対
称形状と各種外部接続端子とを予め関係付けて
おくことにより、例えば、電源用の外部接続端
子や、グランド用の外部接続端子等の識別を容
易に行うことができる。
(2) 半導体装置の検査時や実装時において、各突
出部材に形成された挿通孔にピンを挿通するこ
とにより、半導体装置の有無を確認するととも
に、半導体装置の所定の位置、方向に位置決め
することができる。
出部材に形成された挿通孔にピンを挿通するこ
とにより、半導体装置の有無を確認するととも
に、半導体装置の所定の位置、方向に位置決め
することができる。
(3) 各突出部材の先端に形成された挿通孔が外部
接続端子群の先端揃え線の延長線上に配置され
ているため、半導体装置全体の外形寸法が大き
くなるのを回避することができる。
接続端子群の先端揃え線の延長線上に配置され
ているため、半導体装置全体の外形寸法が大き
くなるのを回避することができる。
(4) また、検査時や実装時にピンが挿通される挿
通孔がパツケージに接近されて配置されている
ため、寸法誤差の度合いが小さくなり、アライ
メント精度を高めることができる。
通孔がパツケージに接近されて配置されている
ため、寸法誤差の度合いが小さくなり、アライ
メント精度を高めることができる。
第１図は本発明を適用したICの一実施例を示
す平面図を示し、第２図は上記ICの検査工程を
示す説明図である。 １……IC、２……パツケージ、３……リード、
４……タブ、５……タブ吊りリード、１１……突
出部材、１２……挿通ピン、２１……搬送路、２
２……検査台、２３……検出ピン、２４……端
子。
す平面図を示し、第２図は上記ICの検査工程を
示す説明図である。 １……IC、２……パツケージ、３……リード、
４……タブ、５……タブ吊りリード、１１……突
出部材、１２……挿通ピン、２１……搬送路、２
２……検査台、２３……検出ピン、２４……端
子。
Claims (1)
- 【特許請求の範囲】 １ 平面形状が方形に形成されたパツケージ２の
４側面に多数本の外部接続端子３が、各側面に直
角に突設されているとともに、各辺における外部
接続端子３群の先端が一列に揃えられており、ま
た、パツケージ２の内部にはパツケージ２と相似
形のタブ４が封止されている半導体装置におい
て、 前記パツケージ２の内部において前記タブ４に
それぞれ接続されている４本のタブ吊りリード５
のうち、３本のタブ吊りリード５の先端部が、パ
ツケージ２の外部にそのパツケージ２の３箇所の
コーナー部から対角線の方向にそれぞれ突出され
て３本の突出部材１１が形成されており、 これら突出部材１１の先端部は環状に形成され
て各挿通孔１２がそれぞれ形成されており、 さらに、各挿通孔１２は前記外部接続端子３群
の先端揃え線の延長線上にそれぞれ配置されてい
ることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59270805A JPS61148850A (ja) | 1984-12-24 | 1984-12-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59270805A JPS61148850A (ja) | 1984-12-24 | 1984-12-24 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61148850A JPS61148850A (ja) | 1986-07-07 |
| JPH0586861B2 true JPH0586861B2 (ja) | 1993-12-14 |
Family
ID=17491261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59270805A Granted JPS61148850A (ja) | 1984-12-24 | 1984-12-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61148850A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5521427A (en) * | 1992-12-18 | 1996-05-28 | Lsi Logic Corporation | Printed wiring board mounted semiconductor device having leadframe with alignment feature |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5516476A (en) * | 1978-07-21 | 1980-02-05 | Fujitsu Ltd | Method of mounting semiconductor device |
-
1984
- 1984-12-24 JP JP59270805A patent/JPS61148850A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61148850A (ja) | 1986-07-07 |
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