JPH0589042A - データ処理方式 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 高速シリアルバスに接続された高速処理装置
と、低速シリアルバスを介してこの高速処理装置に接続
の低速処理装置とが共存するシステムで、低速処理装置
の誤動作による影響を防止することにより高速処理を行
うものを提供する。 【構成】 シリアルバス用バス制御装置１と高速処理装
置２とが高速シリアルバス４に接続される。低速処理装
置３は低速シリアルバス５を介し高速処理装置２に接続
される。バス制御装置１は高速シリアルバス４を介し高
速処理装置２にバス切断接続信号を出すバス切断接続回
路１１を有する。高速処理装置２は低速シリアルバスの
切断接続を行う低速バス切断接続手段２０を有する。バ
ス制御装置１はデータ生成回路１２に、低速シリアルバ
ス５の切断接続用識別データを出し、高速処理装置２は
識別データを解析し低速バス切断接続し手段２０により
低速シリアルバスの切断接続を行う構成とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、低速シリアルバスと高
速シリアルバスとをもつデータ処理方式に関する。

【０００２】

【従来の技術】図３に従来例の構成を示す、バス制御装
置１と高速クロックにより処理可能な複数台の高速処理
装置２とが高速クロックで動作する高速シリアルバス４
に接続され、低速クロックにより処理可能な複数台の低
速処理装置３が低速クロックでのみ動作可能な低速シリ
アルバス５を介して高速処理装置２のいずれかに接続さ
れ、複数台の高速処理装置２はサンプル信号により出力
データが有効であることを認識すると、各々のクロック
に同期して出力データが取り込む。この出力データを誤
りなく取り込むためにバス制御装置１は低速処理装置３
に合わせてサンプル信号と出力データとを送出してい
た。

【０００３】

【発明が解決しようとする課題】このような従来例で
は、低速処理装置の誤動作を防止するためにバス制御装
置の処理速度を低速処理装置に合わせて落とし、動作さ
せる必要があった。そのために、たとえ１台でも低速処
理装置が低速シリアルバス上に接続されていると、高速
シリアルバスは低速シリアルバスに合わせて動作する必
要があるので全体の処理速度を落とすこととなり、処理
時間が長くなる欠点があった。

【０００４】本発明は、このような欠点を除去するもの
で、低速処理装置の誤動作による影響を防止して高速処
理が行える手段をもつデータ処理方式を提供することを
目的とする。

【０００５】

【課題を解決するための手段】第一の発明は、バス制御
装置と高速クロックにより処理可能な複数台の高速処理
装置とが高速クロックで動作する高速シリアルバスに接
続され、低速クロックにより処理可能な複数台の低速処
理装置が低速クロックで動作可能な低速シリアルバスを
介して上記高速処理装置のいずれかに接続されたデータ
処理方式において、上記バス制御装置は、上記低速シリ
アルバスの接続切断を指令するバス切断接続回路を有
し、上記高速処理装置は、上記バス切断接続回路の指令
を受けて上記低速シリアルバスを接続または切断する低
速バス切断接続手段を有することを特徴とする。

【０００６】第二の発明は、バス制御装置と高速クロッ
クにより処理可能な複数台の高速処理装置とが高速クロ
ックで動作する高速シリアルバスに接続され、低速クロ
ックにより処理可能な複数台の低速処理装置が低速クロ
ックでのみ動作可能な低速シリアルバスを介して上記高
速処理装置のいずれかに接続されたデータ処理方式にお
いて、上記高速処理装置は、バス制御装置からの出力デ
ータを取り込み、その頭部に付された識別データを解析
するデータ解析手段と、このデータ解析手段の解析結果
に基づき上記低速シリアルバスを接続または切断する低
速バス接続切断手段とを有することを特徴とする。

【０００７】

【作用】第一の発明では、バス接続切断信号を「１」に
すると、高速処理装置の低速バス切断接続手段により高
速シリアルバスと低速シリアルバスとを切離し、高速処
理装置を高速クロックで動作させる。バス接続切断信号
を「０」にすると、高速処理装置の低速バス切断接続手
段により高速シリアルバスと低速シリアルバスとは接続
され、低速処理装置を低速クロックで動作させる。

【０００８】第二の発明では、高速処理装置のデータ解
析手段は、出力データの頭部に付された識別データが
「０」のときに高速処理処理装置に対する要求であると
判断し、低速バス切断接続手段に指令して高速シリアル
バスと低速シリアルバスとを切離し、高速処理装置を高
速クロックで動作させる。また、出力データの頭部に付
された識別データが「１」のときに低速処理処理装置に
対する要求であると判断し、低速バス切断接続手段に指
令して高速シリアルバスと低速シリアルバスとを接続
し、低速処理装置を低速クロックで動作させる。

【０００９】

【実施例】以下、本発明の一実施例について図面を参照
して説明する。

【００１０】この第一実施例は、図１に示すように、バ
ス制御装置１と高速クロックにより処理可能な複数台の
高速処理装置２とが高速クロックで動作する高速シリア
ルバス４に接続され、低速クロックにより処理可能な複
数台の低速処理装置３が低速クロックで動作可能な低速
シリアルバス５を介して高速処理装置２のいずれかに接
続され、バス制御装置１は、高速処理装置２と低速処理
装置３とが動作可能な複数のサンプル信号を発生させる
サンプル信号生成回路１３と、高速シリアルバス４を初
期化するリセット制御回路１４と、高速シリアルバス４
にデータを送出するデータ生成回路１２と、高速シリア
ルバス４からのデータを受信しこのデータを解析するデ
ータ解析回路１０とを有し、さらに、本発明の特徴とす
る手段として、バス制御装置１は、低速シリアルバス５
の接続切断を指令するバス切断接続回路１１と、サンプ
ル信号生成回路１３の出力を選択して高速シリアルバス
４に送出するサンプル信号選択回路１５とを有し、高速
処理装置２は、バス切断接続回路１１の指令を受けて低
速シリアルバス５を接続または切断する低速バス切断接
続手段２０を有する。

【００１１】次に、この第一実施例の動作を説明する。
バス制御装置１は、高速シリアルバスス１を制御するた
めにサンプル信号ａ、出力データｂおよびリセット信号
ｄを出力し、高速処理装置２は、高速シリアルバス４に
接続され、バス制御装置１で制御され処理を行うために
サンプル信号ａ、出力データｂおよびリセット信号ｄを
入力し、入力データｃを出力する。また、バス制御装置
１は、高速処理装置２を制御するときに、低速処理装置
３の誤動作を防止するためにバス切断接続信号ｅを出力
する。バス切断接続信号ｅは高速処理装置２に入力さ
れ、低速バス切断接続手段２０で低速シリアルバス５が
切り離される。

【００１２】図３に第一実施例によるバス制御装置の処
理タイムチャートを示す。高速クロックと低速クロック
とはそれぞれ高速処理装置２と低速処理装置３で使用さ
れるクロックであり、これに同期して処理を行う。ま
た、出力データｂ、リセット信号ｄ、バス切断接続信号
ｅおよびサンプル信号ａはバス制御装置１から出力さ
れ、高速処理装置２がこれらの信号を入力する。

【００１３】まず、高速処理装置２の動作を図１と合わ
せて説明する。リセット信号ｄが「１」になると、高速
処理装置２と低速処理装置３との初期化が行われ、次に
続く転送に備える。このときに、次に行われる転送が高
速処理装置２に対する場合にバス接続切断信号ｅを
「１」にする。高速処理装置２はこの信号を受け、高速
シリアルバス４と低速シリアルバス５とのインタフェー
スを切り離す。これにより、低速シリアルバスから切り
離された低速処理装置３の誤動作を防止し、高速処理装
置２に対して高速クロックで動作させる。一方、次に行
われる転送が低速処理装置３に対する場合はバス接続切
断信号を「０」にする。この場合に、高速処理装置２は
高速シリアルバス４と低速シリアルバス５とのインタフ
ェースを接続する。このときに、低速クロックで動作す
ることにより低速処理装置３の誤動作を防止する。

【００１４】図２に本発明の第二実施例による低速処理
装置の構成を示す。

【００１５】この第二実施例は、図２に示すように、バ
ス制御装置１と高速クロックにより処理可能な複数台の
高速処理装置２とが高速クロックで動作する高速シリア
ルバス４に接続され、低速クロックにより処理可能な複
数台の低速処理装置３が低速クロックでのみ動作可能な
低速シリアルバス５を介して高速処理装置２のいずれか
に接続され、バス制御装置１は、高速処理装置２と低速
処理装置３とが動作可能な複数のサンプル信号を発生さ
せるサンプル信号生成回路１３と、高速シリアルバス４
を初期化するリセット制御回路１４と、高速シリアルバ
ス４にデータを送出するデータ生成回路１２と、高速シ
リアルバス４からのデータを受信しこのデータを解析す
るデータ解析回路１０とを有し、さらに、本発明の特徴
とする手段として、高速処理装置２は、バス制御装置１
から出力データを取り込み、その頭部に付された識別デ
ータを解析するデータ解析手段２１と、このデータ解析
手段２１の解析結果に基づき低速シリアルバス５の接続
または切断する低速バス接続切断手段２０とを有する。

【００１６】次に、この第二実施例の動作を説明する。
高速シリアルバス４はバス切断接続信号を持たずに、高
速処理装置２内のデータ解析手段２１が高速シリアルバ
ス４上の出力データの解析を行って低速シリアルバスの
切断接続を行う。バス制御装置１は、高速シリアルバス
４を制御するためにサンプル信号ａ、出力データｂおよ
びリセット信号ｄを出力する。高速処理装置２は、高速
シリアルバス４に接続され、バス制御装置１で制御され
処理を行うためにサンプル信号ａ、出力データｂおよび
リセット信号ｄを入力し、入力データｃを出力する。ま
た、高速処理装置２は低速処理装置３の誤動作を防止す
るためにデータ解析手段２１により低速シリアルバス５
を切り離す。このデータ解析手段２１は、バス制御装置
１の出力データｂにより低速シリアルバス５の切断接続
の制御を行う。

【００１７】図５に、第二実施例の動作を示すタイムチ
ャートを示す。高速クロック、低速クロックとリセット
信号ｄおよびサンプル信号ａはそれぞれ図４に示した信
号と同様な動作を行い、出力データのみ図３と異なった
動作となる。ここで、最初の出力データを高速処理装置
２か低速処理装置３かの識別データと定めると、データ
解析手段２１はこの１ビットのデータを解析することに
より低速シリアルバス５の切断接続制御が可能になる。
すなわち、データ解析手段２１は最初の出力データが
「０」のときに高速処理装置２に対する要求であると判
断して低速シリアルバス５を切断する。また、データ解
析手段２１は最初の出力データが「１」のときに低速処
理装置３に対する要求であると判断して低速シリアルバ
ス５を接続する。これにより、低速処理装置の誤動作を
防止する。

【００１８】以上、説明を簡潔にするために高速処理装
置と低速処理装置とをそれぞれ１台ずつが高速シリアル
バスと低速シリアルバスに構成されたシステムを説明し
たが、複数台接続されたシステムでも同様に実現するこ
とができる。

【００１９】

【発明の効果】本発明は、以上説明したように、動作中
の高速処理装置に対して低速処理装置の誤動作を防止す
るので、高速処理を行うことができる効果がある。さら
に、第二の実施例では高速シリアルバス上にバス接続切
断信号を用いないので、バス信号線を減少させることが
できる効果がある。

【図面の簡単な説明】

【図１】本発明第一実施例の構成を示すブロック構成
図。

【図２】本発明第二実施例の構成を示すブロック構成
図。

【図３】従来例の構成を示すブロック構成図。

【図４】本発明第一実施例の動作を示すタイムチャー
ト。

【図５】本発明第二実施例の動作を示すタイムチャー
ト。

【符号の説明】

１ バス制御装置 ２ 高速処理装置 ３ 低速処理装置 ４ 高速シリアルバス ５ 低速シリアルバス １０ データ解析回路 １１ バス切断接続回路 １２ データ生成回路 １３ サンプル信号生成回路 １４ リセット制御回路 １５ サンプル信号選択回路 ２０ 低速バス切断接続手段 ２１ データ解析手段

Claims (2)

【特許請求の範囲】
1. 【請求項１】 バス制御装置と高速クロックにより処理
   可能な複数台の高速処理装置とが高速クロックで動作す
   る高速シリアルバスに接続され、低速クロックにより処
   理可能な複数台の低速処理装置が低速クロックで動作可
   能な低速シリアルバスを介して上記高速処理装置のいず
   れかに接続されたデータ処理方式において、 上記バス制御装置は、上記低速シリアルバスの接続切断
   を指令するバス切断接続回路を有し、 上記高速処理装置は、上記バス切断接続回路の指令を受
   けて上記低速シリアルバスを接続または切断する低速バ
   ス切断接続手段を有することを特徴とするデータ処理方
   式。
2. 【請求項２】 バス制御装置と高速クロックにより処理
   可能な複数台の高速処理装置とが高速クロックで動作す
   る高速シリアルバスに接続され、低速クロックにより処
   理可能な複数台の低速処理装置が低速クロックでのみ動
   作可能な低速シリアルバスを介して上記高速処理装置の
   いずれかに接続されたデータ処理方式において、 上記高速処理装置は、バス制御装置からの出力データを
   取り込み、その頭部に付された識別データを解析するデ
   ータ解析手段と、このデータ解析手段の解析結果に基づ
   き上記低速シリアルバスを接続または切断する低速バス
   接続切断手段とを有することを特徴とするデータ処理方
   式。