JPH033255A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH033255A JPH033255A JP13581289A JP13581289A JPH033255A JP H033255 A JPH033255 A JP H033255A JP 13581289 A JP13581289 A JP 13581289A JP 13581289 A JP13581289 A JP 13581289A JP H033255 A JPH033255 A JP H033255A
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- JP
- Japan
- Prior art keywords
- wiring
- delay time
- capacitance
- wirings
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、半導体集積回路装置に関する。
（従来の技術）
第６図は従来の一般的な半導体集積回路装置を示してお
り、インバータ、Ｎ０ＲＳＮＡＮＤなどのマクロセル、
あるいはこのようなマクロセルを使用して構成されるＡ
ＤＤＥＲやＡＬＵのような機能セル］、２が配線３によ
り接続された構成となっている。
り、インバータ、Ｎ０ＲＳＮＡＮＤなどのマクロセル、
あるいはこのようなマクロセルを使用して構成されるＡ
ＤＤＥＲやＡＬＵのような機能セル］、２が配線３によ
り接続された構成となっている。
通常、このような半導体集積回路装置では、配線長が長
くなると配線容量と配線抵抗が増大するために配線にお
ける信号遅延時間が長くなる。そこで、配線が長くて重
い負荷を駆動する場合には、信号遅延時間を短くするた
めに第６図中のセル１゜２の最終段に高駆動能力のトラ
ンジスタを使用するようにしている。
くなると配線容量と配線抵抗が増大するために配線にお
ける信号遅延時間が長くなる。そこで、配線が長くて重
い負荷を駆動する場合には、信号遅延時間を短くするた
めに第６図中のセル１゜２の最終段に高駆動能力のトラ
ンジスタを使用するようにしている。
さらに最近では、高集積化のために配線の幾何学的なサ
イズが微細化されて配線の抵抗が増大してきたために、
長い配線を有する回路において配線のＲＣ遅延が回路の
信号遅延時間を支配する場合も出てきた。回路の信号遅
延において配線のＲＣ遅延の項が支配的になると、駆動
能力のどんなに大きなトランジスタで配線負荷を駆動し
ても回路の動作は速くならない。
イズが微細化されて配線の抵抗が増大してきたために、
長い配線を有する回路において配線のＲＣ遅延が回路の
信号遅延時間を支配する場合も出てきた。回路の信号遅
延において配線のＲＣ遅延の項が支配的になると、駆動
能力のどんなに大きなトランジスタで配線負荷を駆動し
ても回路の動作は速くならない。
そこで従来の長い配線を有する半導体集積回路装置では
、短い配線を有する回路の配線幅に比べて配線幅を太く
して配線抵抗を減少させ、配線のＲＣ遅延時間を低減す
る工夫がなされている。そして、この工夫により回路の
動作速度を速′くすることができている。
、短い配線を有する回路の配線幅に比べて配線幅を太く
して配線抵抗を減少させ、配線のＲＣ遅延時間を低減す
る工夫がなされている。そして、この工夫により回路の
動作速度を速′くすることができている。
（発明が解決しようとする課題）
しかしながら、従来の長い配線を有する半導体集積回路
装置において、配線のＲＣ遅延時間を減少させるように
配線幅を太くして信号遅延時間を低減するようにしたも
のでは、つぎのような問題点があった。
装置において、配線のＲＣ遅延時間を減少させるように
配線幅を太くして信号遅延時間を低減するようにしたも
のでは、つぎのような問題点があった。
つまり、セルからセルまでの信号伝搬のための配線はＣ
ＡＤプログラムによる自動配線によって行われているが
、この自動配線を実行するために配線ピッチＰは固定し
ている。そのために、配線幅を太（すると隣接配線間の
配線容量が増大してしまうことがあり、配線幅を任意に
太くするということができず、配線抵抗を十分に小さく
とることができない問題点があった。
ＡＤプログラムによる自動配線によって行われているが
、この自動配線を実行するために配線ピッチＰは固定し
ている。そのために、配線幅を太（すると隣接配線間の
配線容量が増大してしまうことがあり、配線幅を任意に
太くするということができず、配線抵抗を十分に小さく
とることができない問題点があった。
この発明は、このような従来の問題点に鑑みてなされた
もので、配線幅を太くすることなく配線抵抗を低減し、
配線容量もさほど上昇させることがなくてＲＣ遅延時間
を低減することができ、高速動作を可能とする半導体集
積回路装置を提供することを目的とする。
もので、配線幅を太くすることなく配線抵抗を低減し、
配線容量もさほど上昇させることがなくてＲＣ遅延時間
を低減することができ、高速動作を可能とする半導体集
積回路装置を提供することを目的とする。
［発明の構成〕
（課題を解決するための手段）
この発明の半導１体集積回路装置は、配線長が長くて配
線抵抗および配線容量に起因するＲＣ遅延時間が長くな
りそうな配線について、水平方向または垂直方向に隣接
する複数本の配線を信号配線として同時に使用するよう
にしたものである。
線抵抗および配線容量に起因するＲＣ遅延時間が長くな
りそうな配線について、水平方向または垂直方向に隣接
する複数本の配線を信号配線として同時に使用するよう
にしたものである。
（作用）
この発明の半導体集積回路装置では、配線長が長くなる
ような配線については水平方向Ｎまたは垂直方向Ｍの複
数本の配線を信号線として同時に使用することにより、
配線抵抗をＮまたはＭの複数本の配線の並列接続により
Ｎ分の１またはＭ分の１に大きく低減させることができ
、同時に配線容量については並列の信号配線が同電位で
動作するために信号配線間容量をさほど大きく増大させ
ることがない。
ような配線については水平方向Ｎまたは垂直方向Ｍの複
数本の配線を信号線として同時に使用することにより、
配線抵抗をＮまたはＭの複数本の配線の並列接続により
Ｎ分の１またはＭ分の１に大きく低減させることができ
、同時に配線容量については並列の信号配線が同電位で
動作するために信号配線間容量をさほど大きく増大させ
ることがない。
この結果として、配線抵抗と配線容量との積で決定され
るＲＣ遅延時間を効果的に短くすることができる。
るＲＣ遅延時間を効果的に短くすることができる。
（実施例）
以下、この発明の実施例を図に基づいて詳説する。
第１図はこの発明の一実施例の回路構成を示し、マクロ
セルまたは機能セルの°ようなセル１２の間に複数本の
配線３，３．・・・を並列接続した形で設けている。
セルまたは機能セルの°ようなセル１２の間に複数本の
配線３，３．・・・を並列接続した形で設けている。
第２図は信号伝搬線路となる配線を分布ＲＣ線路とした
時のモデル図を示しており、Ｒ，Ｃをそれぞれ配線３の
１本の総抵抗値、総容量とすると、第２図において送端
ＩＮ（ｘ−０）に単位ステップ電圧が印加された時の受
端０Ｔ（ｘ−Ｌ）の応答ｖ （Ｂは次の式により表され
る。
時のモデル図を示しており、Ｒ，Ｃをそれぞれ配線３の
１本の総抵抗値、総容量とすると、第２図において送端
ＩＮ（ｘ−０）に単位ステップ電圧が印加された時の受
端０Ｔ（ｘ−Ｌ）の応答ｖ （Ｂは次の式により表され
る。
・・・ （］。）
この（１）式からＶ （ｔ）−１／２になるまでの時間
ｔ１７２を求めると、 ｊ ＋／２ −０．３８１ 会 Ｒ脅 Ｃ・・・
（２）となる。
ｔ１７２を求めると、 ｊ ＋／２ −０．３８１ 会 Ｒ脅 Ｃ・・・
（２）となる。
したがって、配線３におけるＲＣ遅延時間は（２）式を
用いて求めることができる。
用いて求めることができる。
ところで、第１図に示されているように水平方向に隣接
したＮ本（Ｎは適宜の整数）の配線３を並列に接続して
信号配線として使用する場合、信号配線の総抵抗Ｒ゛は
、 Ｒ’ −Ｒ／Ｎ ・
・・ （３）に減少させることができる。
したＮ本（Ｎは適宜の整数）の配線３を並列に接続して
信号配線として使用する場合、信号配線の総抵抗Ｒ゛は
、 Ｒ’ −Ｒ／Ｎ ・
・・ （３）に減少させることができる。
一方、配線容量は次のように考えられる。
第３図は半導体集積回路装置の回路内配線の断面図を示
しており、中央の配線３に対して左右に隣接する配線を
３４７，３ｒとし、上下に隣接する配線を３ｕ、３ｄと
し、中央の配線３についての配線容量を考慮すると、こ
れは上層の配線３ｕとの配線容量Ｃ１と、下層の配線３
ｄおよび基板との配線容１１ Ｃ２と、水平方向の左右
に隣接した配線３ｇ、３ｒとの配線容量Ｃ３とに大別さ
れる。
しており、中央の配線３に対して左右に隣接する配線を
３４７，３ｒとし、上下に隣接する配線を３ｕ、３ｄと
し、中央の配線３についての配線容量を考慮すると、こ
れは上層の配線３ｕとの配線容量Ｃ１と、下層の配線３
ｄおよび基板との配線容１１ Ｃ２と、水平方向の左右
に隣接した配線３ｇ、３ｒとの配線容量Ｃ３とに大別さ
れる。
したがって、配線３についての総記線容量Ｃは、Ｃ−Ｃ
，＋Ｃ２＋２・Ｃ３・・・（４）で表される。
，＋Ｃ２＋２・Ｃ３・・・（４）で表される。
そして配線Ｎ本の総記線容量Ｃ゛は通常、Ｃ’ −Ｎ
癩 Ｃ となり、配線のＲＣＣ遅延時間１／２ は、ｔ Ｉ／２
’ −０，３８１・Ｒｏ ・Ｃ。
癩 Ｃ となり、配線のＲＣＣ遅延時間１／２ は、ｔ Ｉ／２
’ −０，３８１・Ｒｏ ・Ｃ。
＝ ０．３８１ ・Ｒ−Ｃ
となるので、配線１本のＲＣ遅延時間ｔｌ／□と同じで
ある。
ある。
しかし、隣接したＮ本の配線を並列接続して同一の信号
を通じる場合にはそれぞれの配線が同電位で動作するた
めに隣接する配線の容量を充放電する必要がなくなる。
を通じる場合にはそれぞれの配線が同電位で動作するた
めに隣接する配線の容量を充放電する必要がなくなる。
したがって、信号遅延時間に関係する総記線容量Ｃｗは
、 Ｃ″−Ｎ−Ｃ，＋Ｎ−Ｃ２＋２・Ｃ１ −Ｎ−Ｃ−２・ （Ｎ−１） ・Ｃ３・・・（５）と
表される。
、 Ｃ″−Ｎ−Ｃ，＋Ｎ−Ｃ２＋２・Ｃ１ −Ｎ−Ｃ−２・ （Ｎ−１） ・Ｃ３・・・（５）と
表される。
この場合の配線のＲＣ遅延時時間、７２ は、上記の（
２）、（３）、（４）式より求めると、ｔｌ／２ −０．３８１ ・ Ｒｏ ・ Ｃ２ −０，３１１１１−Ｒ−Ｃ ０，７６２（Ｎ−１） ・ Ｒ−Ｃ３／Ｎ・・・ （
６） となり、この式（６）からＮ本の配線のＲＣ遅延時間は
配線１本の場合の（１）式に比べて低減されることが分
かる。
２）、（３）、（４）式より求めると、ｔｌ／２ −０．３８１ ・ Ｒｏ ・ Ｃ２ −０，３１１１１−Ｒ−Ｃ ０，７６２（Ｎ−１） ・ Ｒ−Ｃ３／Ｎ・・・ （
６） となり、この式（６）からＮ本の配線のＲＣ遅延時間は
配線１本の場合の（１）式に比べて低減されることが分
かる。
第４図はこの発明の他の実施例を示すものであり、垂直
方向に配線３をＭ本隣接させて上下層間の配線容量が信
号遅延時間に対して無関係になるようにしたものである
。したがって、第１図のように水平方向に配線３を隣接
させた場合と同様に総配線抵抗は１／Ｍ倍に低減される
が、総記線容量はＭ倍までは増加せず、結果として配線
のＲＣ遅延時間は小さくなる。
方向に配線３をＭ本隣接させて上下層間の配線容量が信
号遅延時間に対して無関係になるようにしたものである
。したがって、第１図のように水平方向に配線３を隣接
させた場合と同様に総配線抵抗は１／Ｍ倍に低減される
が、総記線容量はＭ倍までは増加せず、結果として配線
のＲＣ遅延時間は小さくなる。
第５図はこの発明のさらに他の実施例を示すものであり
、水平方向にＮ本、上下方向にＭ本隣接する配線３を並
列に接続して同一信号線とする実施例である。この実施
例においては、左右、上下それぞれの層間の配線容量が
信号遅延時間に対して無関係になるようにてき、総配線
抵抗は１／（Ｎ−Ｍ）倍に低減でき、総記線容量はＮ−
Ｍ倍までは増加せず、結果として配線のＲＣ遅延時間は
小さくてきる。
、水平方向にＮ本、上下方向にＭ本隣接する配線３を並
列に接続して同一信号線とする実施例である。この実施
例においては、左右、上下それぞれの層間の配線容量が
信号遅延時間に対して無関係になるようにてき、総配線
抵抗は１／（Ｎ−Ｍ）倍に低減でき、総記線容量はＮ−
Ｍ倍までは増加せず、結果として配線のＲＣ遅延時間は
小さくてきる。
このようにして複数の配線を隣接させ、信号配線として
この慢数の隣接する配線を同時に使用するように並列接
続すると、配線容量の増加する割合に比べて配線抵抗の
減少する割合が大きく、全体として配線のＲＣ遅延時間
を小さくすることができることになる。したがって、ピ
ッチを一定にとるＣＡＤによる設計においても、配線幅
を太くせずに、一定幅の配線を複数本並列に配置するこ
とによりＲＣ遅延時間の増大を招かない回路設計ができ
ることになる。
この慢数の隣接する配線を同時に使用するように並列接
続すると、配線容量の増加する割合に比べて配線抵抗の
減少する割合が大きく、全体として配線のＲＣ遅延時間
を小さくすることができることになる。したがって、ピ
ッチを一定にとるＣＡＤによる設計においても、配線幅
を太くせずに、一定幅の配線を複数本並列に配置するこ
とによりＲＣ遅延時間の増大を招かない回路設計ができ
ることになる。
なお、上記の各実施例では複数の配線を信号線として使
用するので総記線容量はある程度増大することが避けら
れない。そのために、配線をドライブするトランジスタ
が配線容量を充放電する時間が長くなることになり、あ
まり多くの配線を隣接させるならば信号遅延時間が１本
の配線の場合よりも長くなってしまうこともありうる。
用するので総記線容量はある程度増大することが避けら
れない。そのために、配線をドライブするトランジスタ
が配線容量を充放電する時間が長くなることになり、あ
まり多くの配線を隣接させるならば信号遅延時間が１本
の配線の場合よりも長くなってしまうこともありうる。
そこで、隣接する配線の本数は全体としての信号遅延時
間が長くならないように決定する必要があり、通常は２
，３本を隣接させて並列に信号線として接続して使用す
るのが回路構成の簡易化の要望上好ましい。
間が長くならないように決定する必要があり、通常は２
，３本を隣接させて並列に信号線として接続して使用す
るのが回路構成の簡易化の要望上好ましい。
［発明の効果］
以上のようにこの発明によれば、複数の隣接した配線を
信号配線として並列に接続して使用するようにしている
ので、配線容量が複数本の配線ゆえに増加するが、その
増加分以上に配線抵抗が減少するために、配線ピッチが
固定されているＣＡＤによる自動配線のような場合でも
ＲＣ遅延時間を減少させることができ、回路動作を高速
化することができる。
信号配線として並列に接続して使用するようにしている
ので、配線容量が複数本の配線ゆえに増加するが、その
増加分以上に配線抵抗が減少するために、配線ピッチが
固定されているＣＡＤによる自動配線のような場合でも
ＲＣ遅延時間を減少させることができ、回路動作を高速
化することができる。
第１図はこの発明の一実泡例の回路図、第２図は上記実
施例の信号伝搬線路となる配線を分布ＲＣ線路としたと
きのモデル図、第３図はこの発明の他の実施例の回路図
、第４図はこの発明のさらに他の実施例の回路図、第５
図はこの発明のまたさらに他の実施例の回路図、第６図
は従来例の回路図である。 １２・・・セル ３・・・配線
施例の信号伝搬線路となる配線を分布ＲＣ線路としたと
きのモデル図、第３図はこの発明の他の実施例の回路図
、第４図はこの発明のさらに他の実施例の回路図、第５
図はこの発明のまたさらに他の実施例の回路図、第６図
は従来例の回路図である。 １２・・・セル ３・・・配線
Claims (1)
- 水平方向または垂直方向に隣接する複数本の配線を並列
接続して信号配線として同時に使用することを特徴とす
る半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13581289A JPH033255A (ja) | 1989-05-31 | 1989-05-31 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13581289A JPH033255A (ja) | 1989-05-31 | 1989-05-31 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH033255A true JPH033255A (ja) | 1991-01-09 |
Family
ID=15160392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13581289A Pending JPH033255A (ja) | 1989-05-31 | 1989-05-31 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH033255A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004006833A (ja) * | 2002-04-25 | 2004-01-08 | Hewlett Packard Co <Hp> | 磁気メモリのための導体構造 |
| JP2007335850A (ja) * | 2006-05-16 | 2007-12-27 | Matsushita Electric Ind Co Ltd | 半導体集積回路、半導体集積回路の配線パターン設計方法および配線パターン設計装置 |
-
1989
- 1989-05-31 JP JP13581289A patent/JPH033255A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004006833A (ja) * | 2002-04-25 | 2004-01-08 | Hewlett Packard Co <Hp> | 磁気メモリのための導体構造 |
| KR101010320B1 (ko) * | 2002-04-25 | 2011-01-28 | 삼성전자주식회사 | 도전체 구조체 |
| JP2007335850A (ja) * | 2006-05-16 | 2007-12-27 | Matsushita Electric Ind Co Ltd | 半導体集積回路、半導体集積回路の配線パターン設計方法および配線パターン設計装置 |
| US8024689B2 (en) | 2006-05-16 | 2011-09-20 | Panasonic Corporation | Semiconductor integrated circuit apparatus with low wiring resistance |
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