JPH04119448A - 動作タイミング制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 動作タイミングの異なるプロセッサと周辺インタフェー
スとの間の動作タイミング制御方式に関し、 動作タイミングの異なるプロセッサと周辺インタフェー
スとの接続を可能にすることを目的とし、所定の制御信
号の入力により動作を停止する制御端子を有するプロセ
ッサと、このプロセッサの動作クロックに比べて高速の
クロックで動作し、データ取り込みに応じてデータ転送
アクノリッジ信号を出力する周辺インタフェースとの間
の動作タイミング制御方式において、プロセッサから周
辺インタフェースのアクセス時に送出されるチップセレ
クト信号によりセットされ、データ転送アクノリッジ信
号によりリセットされ、そのセット中にプロセッサの動
作を停止させる制御信号を送出して動作タイミングを調
整するプロセッサ動作制御手段を備えて構成する。

〔産業上の利用分野〕

本発明は、プロセッサ、メモリおよび周辺機器を収容す
る周辺インタフェースを搭載したパネルにおいて、動作
タイミングの異なるプロセッサと周辺インタフェースと
の間の動作タイミング制御方式に関する。

なお、動作タイミングの異なるプロセッサと周辺インタ
フェースとは、例えば８ビツトＣＰＵに対して１６ビツ
ト周辺インタフェースが相当するが、通常１６ビツト周
辺インタフェースは処理速度が８ビツトＣＰＵよりも速
い１６ビツトＣＰＵによりアクセスされ、通常８ビツト
ＣＰＵと１６ビツト周辺インタフェースが接続されるこ
とはない。

〔従来の技術〕

第４図は、８ビツトＣＰＵと１６ビント周辺インタフェ
ースの動作タイミングを説明するタイムチャートである
。

８ピツ）ＣＰＵは、第４図（ａ）に示すように、１クロ
ツクで１データが処理される。また、通常１６ビツトＣ
ＰＵによりアクセスされる１６ビツト周辺インタフェー
スは、第４図（ｂ）に示すように、４クロンクで１デー
タが処理される。

このように、８ビツトＣＰＵと１６ビツト周辺インタフ
ェースの動作タイミングが異なっているので、従来では
８ビツトＣＰＵで１６ビツト周辺インタフェースをアク
セスすることは行われていない。

したがって、例えば同じ機能の入出カバネルであっても
、アクセスするＣＰＵの相違によって別々のパネルが作
成されている。

〔発明が解決しようとする課題］ ところで、一つのパネルに８ビツトＣＰＵと１６ビツト
周辺インタフェースが搭載され、８ビツトＣＰＵで１６
ビツト周辺インタフェースの制御が可能になれば、収容
スペースその他において極めて有利となる。

本発明は、動作タイミングの異なるプロセッサと周辺イ
ンタフェースとの接続を可能にする動作タイミング制御
方式を提供することを目的とする。

〔課題を解決するための手段〕

第１図は、本発明の原理ブロック図である。

図において、プロセッサ１１は所定の制御信号の入力に
より動作を停止する制御端子を有する。

周辺インタフェース１３は、プロセッサ１１の動作クロ
ックに比べて高速のクロックで動作し、データ取り込み
に応じてデータ転送アクノリッジ信号を出力する。

本発明の動作タイミング制御方式では、プロセッサ動作
制御手段１５が、プロセッサ１１から周辺インタフェー
ス１３のアクセス時に送出されるチップセレクト信号に
よりセットされ、データ転送アクノリッジ信号によりリ
セットされ、そのセット中にプロセッサ１１の動作を停
止させる制御信号を送出して動作タイミングを調整する
。

〔作　用〕

本発明によるプロセッサ動作制御手段１５は、プロセッ
サ１１が周辺インタフェース１３をアクセスする際に送
出するチップセレクト信号により、プロセッサ１１の動
作を停止させてデータおよびアドレスを引き延ばす。

一方、周辺インタフェース１３はプロセッサ１１とは別
のクロックで動作するので、その間にデータを取り込み
データ転送アクノリッジ信号を送出する。

プロセッサ動作制御手段１５は、周辺インタフェース１
３から送出されるデータ転送アクノリッジ信号により、
プロセッサ１１の動作停止状態を解除することにより、
動作タイミングの異なるプロセッサ１１と周辺インタフ
ェース１３との間でデータ転送を行うことができる。

〔実施例〕

以下、図面に基づいて本発明の実施例について詳細に説
明する。

第２図は、本発明の一実施例構成を示すブロック図であ
る。

図において、本実施例ではプロセッサとして８ビツトＣ
ＰＵ２１、周辺インタフェースとして１６ヒツトダイレ
クトメモリアクセス制御回路（１６ヒツトＤＭＡＣ）２
２を用いた構成を示す。

８　ヒツトＣＰ　Ｕ　２１とＩ６ビ７）ＤＭＡＣ２２は
、アドレスバス２３およびデータバス２４を介して接続
される。アドレスバス２３およびデータバス２４には、
さらに共通のＲＡＭ２５および８ビツトＣＰＵ２１に対
応する８ビット通信用インタフェース２６が接続される
。なお、１６ビツトＤＭＡＣ２２には、ディスク装置そ
の他の外部記憶装置が接続されてＲＡＭ２５との間のデ
ータ転送が行われ、８ピント通信用インタフェース２６
には通信回線が接続されてデータの送受信が行われる。

また、アドレスバス２３にはデコーダ２７が接続され、
出力されるチップセレクト信号は、１６ビツトＤＭＡＣ
２２のＣ８端子に入力される。１６ビツ）ＤＭＡＣ２２
は、データの取り込みに応じてデータ転送アクノリッジ
信号をＤＴＡＣＫ端子から出力する。８ビツトＣＰＵ２
１は、所定の制御信号の入力によりその動作を停止する
ＭＲ端子を有する。

本発明の特徴は、本実施例では１６ビツＩ−Ｄ　Ｍ　Ａ
Ｃ２２の動作クロックＣＬＫを供給するクロック２８を
備え、さらにプロセッサ動作側９１１１手段としてＲ３
型フリップフロップ２９を備えたところにある。Ｒ３型
フリップフロップ２９のセット端子Ｓおよび入力端子り
は、ハイレベルに固定すれ、クロック端子ＣＫにデコー
ダ２７が出力するチップセレクト信号が入力され、リセ
ット端子Ｒに１６ビツ１−ＤＭＡＣ２２が出力するデー
タ転送アクノリッジ信号が入力され、その買出力が８ビ
ツトｃＰＵ２１のＭＲ端子に接続される。

以下、第３図に示すタイムチャートを参照して本実施例
の動作について説明する。

１６ビツトＤＭＡＣ２２（７）動作りｏツクＣＬＫは、
８ビツトＣＰＵ２１の動作クロックよりも速めに設定さ
れる。

８ビツトＣＰＵ２１が１６ビツトＤＭＡｃ２２に対して
アクセスする際には、デコーダ２７がらチップセレクト
信号が出力され、Ｒ３型フリップフロップ２９をセット
し、８ビツトＣＰＵ２１のＭＲ端子に制御信号（ｄ出力
）を送出する。８ビツトＣＰＵ２１は、ＭＲ端子に入力
される制御信号により、アドレスおよびデータを現在の
状態に保持して動作を停止する。

１６ビツトＤＭＡＣ２２は、その間に所定数のクロック
を計数してデータバス２４上のデータを取り込む。さら
に、１６ビツトＤＭＡＣ２２は、その取り込み終了に応
じてデータ転送アクノリッジ信号をＤＴＡＣＫ端子から
出力し、Ｒ３型フリップフロップ２９はリセットされ、
８ビツトＣＰＵ２１の動作停止状態は解除される。

〔発明の効果〕

上述したように、本発明によれば、例えば１６ビツト周
辺インタフェースの動作タイミングを８ビツトプロセツ
サで作成する際に、８ビツトプロセツサの動作を一時的
に停止させることにより、１６ビツト周辺インタフェー
スはデータを取り込むことができる。

このように、異なる動作タイミングを有するプロセッサ
と周辺インタフェースとの動作タイミングを調整するこ
とができるので、一つのパネル内にそれらを収容してア
クセスを可能にすることができる。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の一実施例構成を示すブロック図、 第３図は本発明実施例の動作を説明するタイムチャート
、 第４図は８ビツトＣＰＵと１６ビツト周辺インタフェー
スの動作タイミングを説明するタイムチャートである。 図において、 １はプロセッサ、 ３は周辺インタフェース、 ５はプロセッサ動作制御手段、 １は８ビツトＣＰＵ。 ２ば］６ビツトＤＭＡＣ。 ３はアドレスバス、 ４はデータバス、 ５はＲＡＭ。 ６は８ビット通信用インタフェース、 ７はデコーダ、 ８はクロック、 ９はＲ３型フリップフロップである。

Claims (1)

【特許請求の範囲】
1. （１）所定の制御信号の入力により動作を停止する制御
   端子を有するプロセッサ（１１）と、このプロセッサ（
   １１）の動作クロックに比べて高速のクロックで動作し
   、データ取り込みに応じてデータ転送アクノリッジ信号
   を出力する周辺インタフェース（１３）との間の動作タ
   イミング制御方式において、 前記プロセッサ（１１）から前記周辺インタフェース（
   １３）のアクセス時に送出されるチップセレクト信号に
   よりセットされ、前記データ転送アクノリッジ信号によ
   りリセットされ、そのセット中に前記プロセッサ（１１
   ）の動作を停止させる制御信号を送出して動作タイミン
   グを調整するプロセッサ動作制御手段（１５）を備えた ことを特徴とする動作タイミング制御方式。