JPH06110682A - 先行読み出し演算処理装置 - Google Patents
先行読み出し演算処理装置Info
- Publication number
- JPH06110682A JPH06110682A JP25786592A JP25786592A JPH06110682A JP H06110682 A JPH06110682 A JP H06110682A JP 25786592 A JP25786592 A JP 25786592A JP 25786592 A JP25786592 A JP 25786592A JP H06110682 A JPH06110682 A JP H06110682A
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- JP
- Japan
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- circuit
- data
- address
- memory
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- Pending
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Abstract
(57)【要約】
【目的】連続した１ワードより長い命令コードや命令の
操作対象となるデータを先行読み出しにより記憶装置へ
の１回のリードアクセスで読み出す。 【構成】先行制御回路３は先行読み出しを行い、アドレ
ス加算回路７はその情報からアドレスにデータ長分加算
する。セレクタ１０は交互に連続したアドレス空間を持
つ記憶回路８及び９を交互に選択してアクセスする。セ
レクタ１１は２つの記憶回路８，９からの送出データを
連続的にデータバスに送出し、この連続的に送られてく
るデータをキューメモリ４に格納する。 【効果】１回のリードアクセスで必要とする１ワードよ
り長いデータを読み出せるので、命令実行の高速化が可
能となる。
操作対象となるデータを先行読み出しにより記憶装置へ
の１回のリードアクセスで読み出す。 【構成】先行制御回路３は先行読み出しを行い、アドレ
ス加算回路７はその情報からアドレスにデータ長分加算
する。セレクタ１０は交互に連続したアドレス空間を持
つ記憶回路８及び９を交互に選択してアクセスする。セ
レクタ１１は２つの記憶回路８，９からの送出データを
連続的にデータバスに送出し、この連続的に送られてく
るデータをキューメモリ４に格納する。 【効果】１回のリードアクセスで必要とする１ワードよ
り長いデータを読み出せるので、命令実行の高速化が可
能となる。
Description
【０００１】
【産業上の利用分野】本発明は先行読み出し演算処理装
置に関し、特に中央処理装置が必要とするデータを逐一
主記憶装置から読み出す先行読み出し演算処理装置に関
する。
置に関し、特に中央処理装置が必要とするデータを逐一
主記憶装置から読み出す先行読み出し演算処理装置に関
する。
【０００２】
【従来の技術】図３は従来の演算処理装置の一例を示す
ブロック図、図４は図３における動作を示すタイムチャ
ートである。図３に示すように、命令語の解析とその命
令を実行する演算装置３１と、演算装置３１が必要とす
る命令語及び命令の操作対象となるデータを主記憶装置
から読み出す制御装置３２を有する中央処理装置３３
と、一つの記憶回路３５を有する主記憶装置３４とから
構成されている。
ブロック図、図４は図３における動作を示すタイムチャ
ートである。図３に示すように、命令語の解析とその命
令を実行する演算装置３１と、演算装置３１が必要とす
る命令語及び命令の操作対象となるデータを主記憶装置
から読み出す制御装置３２を有する中央処理装置３３
と、一つの記憶回路３５を有する主記憶装置３４とから
構成されている。
【０００３】
【発明が解決しようとする課題】上述した従来の演算処
理装置は、例えば図４に示すように、演算装置３１が必
要とするデータ長を２ワードとすると、制御装置３２は
主記憶装置３４に対し２回の読み出し要求を行う必要が
あった。このため、２回の読み出し要求が終了するま
で、演算装置３１は次の処理に移行できず、主記憶装置
３４を低速な記憶素子で構成したときには、演算処理装
置の処理能力が低下するという問題点があった。
理装置は、例えば図４に示すように、演算装置３１が必
要とするデータ長を２ワードとすると、制御装置３２は
主記憶装置３４に対し２回の読み出し要求を行う必要が
あった。このため、２回の読み出し要求が終了するま
で、演算装置３１は次の処理に移行できず、主記憶装置
３４を低速な記憶素子で構成したときには、演算処理装
置の処理能力が低下するという問題点があった。
【０００４】
【課題を解決するための手段】本発明の先行読み出し演
算処理装置は、命令解析及び命令実行を行う中央処理装
置が必要とするデータを逐一主記憶装置から読み出す演
算処理装置において、読み込んだ命令語の解析とその命
令を実行する演算回路と、前記演算回路が必要とする命
令語及び命令の操作対象となるデータを記憶回路から読
み出すためにアドレスと読み出し要求とを行う制御回路
と、前記演算回路が必要とする前記データが１ワードよ
り長い連続したデータである場合に必要データの先行読
み出しを要求する先行制御回路と、前記主記憶装置から
読み込んだデータを格納する一時記憶と、この一時記憶
の格納状態を検出して前記演算回路に通知する通知手段
と、前記先行制御装置からの先行読み出し要求により前
記制御回路から与えられたアドレスにデータ長分のアド
レスを自動加算するアドレス加算回路と、交互に連続し
たアドレス空間を持つデータを格納する２つの前記記憶
回路と、前記２つの記憶回路を前記アドレス加算回路か
ら与えられるアドレスにより選択する選択回路とを備
え、前記２つの記憶回路からの送出データを交互に送出
することを特徴とする。
算処理装置は、命令解析及び命令実行を行う中央処理装
置が必要とするデータを逐一主記憶装置から読み出す演
算処理装置において、読み込んだ命令語の解析とその命
令を実行する演算回路と、前記演算回路が必要とする命
令語及び命令の操作対象となるデータを記憶回路から読
み出すためにアドレスと読み出し要求とを行う制御回路
と、前記演算回路が必要とする前記データが１ワードよ
り長い連続したデータである場合に必要データの先行読
み出しを要求する先行制御回路と、前記主記憶装置から
読み込んだデータを格納する一時記憶と、この一時記憶
の格納状態を検出して前記演算回路に通知する通知手段
と、前記先行制御装置からの先行読み出し要求により前
記制御回路から与えられたアドレスにデータ長分のアド
レスを自動加算するアドレス加算回路と、交互に連続し
たアドレス空間を持つデータを格納する２つの前記記憶
回路と、前記２つの記憶回路を前記アドレス加算回路か
ら与えられるアドレスにより選択する選択回路とを備
え、前記２つの記憶回路からの送出データを交互に送出
することを特徴とする。
【０００５】また、前記一時記憶はキューメモリであ
り、このキューメモリの書き込み状態を検出して前記演
算回路に対し前記キューメモリの読み出し要求を行うキ
ューメモリ制御回路を備えることを特徴とする。
り、このキューメモリの書き込み状態を検出して前記演
算回路に対し前記キューメモリの読み出し要求を行うキ
ューメモリ制御回路を備えることを特徴とする。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の先行読み出し演算処理装置の一実施
例を示すブロック図、図２は図１における動作を示すタ
イムチャートである。
る。図１は本発明の先行読み出し演算処理装置の一実施
例を示すブロック図、図２は図１における動作を示すタ
イムチャートである。
【０００７】図１に示すように本実施例の先行読み出し
演算処理装置は中央処理装置（以下ＣＰＵ）６と、主記
憶装置（以下ＭＭ）１２とからなる。ＣＰＵ６は読み込
んだ命令語の解析とその命令を実行する演算回路１と、
この演算回路１の必要とする命令語及び命令の操作対象
となるデータ（以下単にデータと記す）のアドレスと読
み出し要求とを行う制御回路２と、必要とするデータが
１ワードより長い連続したデータである場合、データ長
を送出して先行読み出しを行う先行制御回路３と、外部
の記憶回路から読み込んだデータを格納する高速読み出
し可能なキューメモリ４と、キューメモリ４の書き込み
状態を検出して演算回路１に対しキューメモリ４の読み
出し要求を行うキューメモリ制御回路５とを備える。Ｍ
Ｍ１２はＣＰＵ６から通知されたアドレスとデータ長と
からアドレスを自動加算するアドレス加算回路７と、交
互に連続したアドレス空間を持つ記憶回路８及び記憶回
路９と、記憶回路８，９をアドレス加算回路７から与え
られるアドレスにより交互に選択してアクセスするセレ
クタ１０と、記憶回路８，９からの送出データを交互に
送出するセレクタ１１とを備えている。
演算処理装置は中央処理装置（以下ＣＰＵ）６と、主記
憶装置（以下ＭＭ）１２とからなる。ＣＰＵ６は読み込
んだ命令語の解析とその命令を実行する演算回路１と、
この演算回路１の必要とする命令語及び命令の操作対象
となるデータ（以下単にデータと記す）のアドレスと読
み出し要求とを行う制御回路２と、必要とするデータが
１ワードより長い連続したデータである場合、データ長
を送出して先行読み出しを行う先行制御回路３と、外部
の記憶回路から読み込んだデータを格納する高速読み出
し可能なキューメモリ４と、キューメモリ４の書き込み
状態を検出して演算回路１に対しキューメモリ４の読み
出し要求を行うキューメモリ制御回路５とを備える。Ｍ
Ｍ１２はＣＰＵ６から通知されたアドレスとデータ長と
からアドレスを自動加算するアドレス加算回路７と、交
互に連続したアドレス空間を持つ記憶回路８及び記憶回
路９と、記憶回路８，９をアドレス加算回路７から与え
られるアドレスにより交互に選択してアクセスするセレ
クタ１０と、記憶回路８，９からの送出データを交互に
送出するセレクタ１１とを備えている。
【０００８】次に本実施例の動作について図２を併用し
て説明する。クロック（Ｓ１）はＣＰＵ６とＭＭ１２の
動作クロックである。例えば、本実施例の演算処理装置
が８ビットのアドレス及びデータバスを持つ８ビット処
理装置であり、演算回路１が１番地から連続した２ワー
ドのデータ長であるとき、演算回路１は命令実行に連続
した２ワードのデータが必要であることを制御回路２と
先行制御回路３に通知する。制御回路２はＭＭ１２に対
し読み出し要求を実行し、必要とするデータを格納して
いるアドレス（Ｓ２）と読み出し制御信号を送出する。
又、同時に先行制御回路３は読出しアドレスＳ６が２番
地のデータも先行して読み出すことをＭＭ１２のアドレ
ス加算回路７に通知する（Ｓ３）。アドレス加算回路７
は最初にセレクタ１０に１番地へのアクセス要求を行い
（Ｓ４）、セレクタ１０は１番地のデータを格納する記
憶回路８を選択してアクセスする（Ｓ５）。次にアドレ
ス加算回路７はアドレスに１番地加算して２番地へのア
クセス要求を行い（Ｓ４）、セレクタ１０は２番地のデ
ータを格納する記憶回路９を選択してアクセスする（Ｓ
６）。セレクタ１１は記憶回路８から送出される１ワー
ドのデータ（Ｓ７）と記憶回路９から送出される１ワー
ドのデータ（Ｓ８）を順次に送出する（Ｓ９）。ＣＰＵ
６は読み出された２ワードのデータをキューメモリ４に
格納し、演算回路１はキューメモリ制御回路５からの読
み出し要求を受け、格納データを順次読み出して命令を
実行する。
て説明する。クロック（Ｓ１）はＣＰＵ６とＭＭ１２の
動作クロックである。例えば、本実施例の演算処理装置
が８ビットのアドレス及びデータバスを持つ８ビット処
理装置であり、演算回路１が１番地から連続した２ワー
ドのデータ長であるとき、演算回路１は命令実行に連続
した２ワードのデータが必要であることを制御回路２と
先行制御回路３に通知する。制御回路２はＭＭ１２に対
し読み出し要求を実行し、必要とするデータを格納して
いるアドレス（Ｓ２）と読み出し制御信号を送出する。
又、同時に先行制御回路３は読出しアドレスＳ６が２番
地のデータも先行して読み出すことをＭＭ１２のアドレ
ス加算回路７に通知する（Ｓ３）。アドレス加算回路７
は最初にセレクタ１０に１番地へのアクセス要求を行い
（Ｓ４）、セレクタ１０は１番地のデータを格納する記
憶回路８を選択してアクセスする（Ｓ５）。次にアドレ
ス加算回路７はアドレスに１番地加算して２番地へのア
クセス要求を行い（Ｓ４）、セレクタ１０は２番地のデ
ータを格納する記憶回路９を選択してアクセスする（Ｓ
６）。セレクタ１１は記憶回路８から送出される１ワー
ドのデータ（Ｓ７）と記憶回路９から送出される１ワー
ドのデータ（Ｓ８）を順次に送出する（Ｓ９）。ＣＰＵ
６は読み出された２ワードのデータをキューメモリ４に
格納し、演算回路１はキューメモリ制御回路５からの読
み出し要求を受け、格納データを順次読み出して命令を
実行する。
【０００９】
【発明の効果】以上説明したように本発明は、演算装置
が連続した１ワードより長い命令語及び命令の操作対象
となるデータを、先行読み出しにより、記憶装置への１
回の読み出し要求で、必要とする全データを内部に取り
込むことが可能なため、演算処理装置の処理が高速化さ
れ、演算処理装置の処理能力が向上するという効果を有
する。
が連続した１ワードより長い命令語及び命令の操作対象
となるデータを、先行読み出しにより、記憶装置への１
回の読み出し要求で、必要とする全データを内部に取り
込むことが可能なため、演算処理装置の処理が高速化さ
れ、演算処理装置の処理能力が向上するという効果を有
する。
【図１】本発明の先行読み出し演算処理装置の一実施例
のブロック図である。
のブロック図である。
【図２】図１における動作を示すタイムチャートであ
る。
る。
【図３】従来の演算処理装置の一例を示すブロック図で
ある。
ある。
【図４】図３における動作を示すタイムチャートであ
る。
る。
１ 演算回路 ２ 制御回路 ３ 先行制御回路 ４ キューメモリ ５ キューメモリ制御回路 ６ 中央処理装置（ＣＰＵ） ７ アドレス加算回路 ８，９ 記憶回路 １０，１１ セレクタ １２ 主記憶装置（ＭＭ）
Claims (2)
- 【請求項１】 命令解析及び命令実行を行う中央処理装
置が必要とするデータを逐一主記憶装置から読み出す演
算処理装置において、読み込んだ命令語の解析とその命
令を実行する演算回路と、前記演算回路が必要とする命
令語及び命令の操作対象となるデータを記憶回路から読
み出すためにアドレスと読み出し要求とを行う制御回路
と、前記演算回路が必要とする前記データが１ワードよ
り長い連続したデータである場合に必要データの先行読
み出しを要求する先行制御回路と、前記主記憶装置から
読み込んだデータを格納する一時記憶と、この一時記憶
の格納状態を検出して前記演算回路に通知する通知手段
と、前記先行制御装置からの先行読み出し要求により前
記制御回路から与えられたアドレスにデータ長分のアド
レスを自動加算するアドレス加算回路と、交互に連続し
たアドレス空間を持つデータを格納する２つの前記記憶
回路と、前記２つの記憶回路を前記アドレス加算回路か
ら与えられるアドレスにより選択する選択回路とを備
え、前記２つの記憶回路からの送出データを交互に送出
することを特徴とする先行読み出し演算処理装置。 - 【請求項２】 前記一時記憶はキューメモリであり、こ
のキューメモリの書き込み状態を検出して前記演算回路
に対し前記キューメモリの読み出し要求を行うキューメ
モリ制御回路を備えることを特徴とする請求項１記載の
先行読み出し演算処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25786592A JPH06110682A (ja) | 1992-09-28 | 1992-09-28 | 先行読み出し演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25786592A JPH06110682A (ja) | 1992-09-28 | 1992-09-28 | 先行読み出し演算処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06110682A true JPH06110682A (ja) | 1994-04-22 |
Family
ID=17312250
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25786592A Pending JPH06110682A (ja) | 1992-09-28 | 1992-09-28 | 先行読み出し演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06110682A (ja) |
-
1992
- 1992-09-28 JP JP25786592A patent/JPH06110682A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990323 |