JPH06141304A - 演算回路 - Google Patents
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- JPH06141304A JPH06141304A JP31116392A JP31116392A JPH06141304A JP H06141304 A JPH06141304 A JP H06141304A JP 31116392 A JP31116392 A JP 31116392A JP 31116392 A JP31116392 A JP 31116392A JP H06141304 A JPH06141304 A JP H06141304A
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- H04N19/50—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using predictive coding
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- G06T2200/00—Indexing scheme for image data processing or generation, in general
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Abstract
(57)【要約】
【構成】 現フレームの参照ブロックのブロックサイズ
を３×４画素とし、前フレームの候補ブロックの個数を
３×４個として、ブロックマッチング法により全探索を
行って動きベクトル検出を行う演算回路であり、端子８
１からの現フレームの参照ブロックの画素値と、端子８
０からの前フレームの奇数カラムの候補ブロックの画素
値と端子８２からの偶数カラムの候補ブロックの画素値
を多重化した値との差分絶対値を累積して差分絶対値和
を求める演算ユニットを３×４＝１２個（演算ユニット
９０〜１０１）有し、これらユニットを３×４の行列状
に配置して相互接続し、参照ブロック及び候補ブロック
の画素値を一定の順序で供給することにより、動きベク
トルを検出する。 【効果】 ハードウェア量の削減と、動きベクトル検出
処理開始時の初期化操作が不要となる。
を３×４画素とし、前フレームの候補ブロックの個数を
３×４個として、ブロックマッチング法により全探索を
行って動きベクトル検出を行う演算回路であり、端子８
１からの現フレームの参照ブロックの画素値と、端子８
０からの前フレームの奇数カラムの候補ブロックの画素
値と端子８２からの偶数カラムの候補ブロックの画素値
を多重化した値との差分絶対値を累積して差分絶対値和
を求める演算ユニットを３×４＝１２個（演算ユニット
９０〜１０１）有し、これらユニットを３×４の行列状
に配置して相互接続し、参照ブロック及び候補ブロック
の画素値を一定の順序で供給することにより、動きベク
トルを検出する。 【効果】 ハードウェア量の削減と、動きベクトル検出
処理開始時の初期化操作が不要となる。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル画像処理の
画像圧縮符号化等に用いられる動きベクトル検出処理に
用いて好適な演算回路に関するものであり、特に、ブロ
ックマッチング法で全探索を行って動きベクトル検出を
行う演算回路に関するものである。
画像圧縮符号化等に用いられる動きベクトル検出処理に
用いて好適な演算回路に関するものであり、特に、ブロ
ックマッチング法で全探索を行って動きベクトル検出を
行う演算回路に関するものである。
【０００２】
【従来の技術】従来より、ディジタル画像処理の画像圧
縮符号化等に用いられる動きベクトル検出処理において
一般に実用化されている方式としては、いわゆるブロッ
クマッチング法と勾配法がある。
縮符号化等に用いられる動きベクトル検出処理において
一般に実用化されている方式としては、いわゆるブロッ
クマッチング法と勾配法がある。
【０００３】以下、ブロックマッチング法について説明
する。当該ブロックマッチング法は、画像圧縮符号化の
動き補償予測に広く用いられている。
する。当該ブロックマッチング法は、画像圧縮符号化の
動き補償予測に広く用いられている。
【０００４】先ず、画像フレーム（或いはフィールド）
を細いブロックに分割する。この時のブロックサイズと
しては、一般に８×８画素や１６×１６画素のサイズが
用いられる。ここで、動きベクトル検出処理とは、基本
的には、現フレームの対象ブロック（参照ブロックと呼
ぶ）が、前フレームのどの領域から移動してきたかを検
出する処理である。すなわち、具体的に言うと、動きベ
クトル検出処理は、例えば図７に示すように、現フレー
ムＦｐの参照ブロックＢｐに最も良く似たブロックを前
フレームＦｂの探索範囲Ｅ内の候補ブロックＢｂの集合
より検出し、当該検出された候補ブロックＢｂと参照ブ
ロックＢｐ間の位置のずれを動きベクトルとして検出す
る処理である。
を細いブロックに分割する。この時のブロックサイズと
しては、一般に８×８画素や１６×１６画素のサイズが
用いられる。ここで、動きベクトル検出処理とは、基本
的には、現フレームの対象ブロック（参照ブロックと呼
ぶ）が、前フレームのどの領域から移動してきたかを検
出する処理である。すなわち、具体的に言うと、動きベ
クトル検出処理は、例えば図７に示すように、現フレー
ムＦｐの参照ブロックＢｐに最も良く似たブロックを前
フレームＦｂの探索範囲Ｅ内の候補ブロックＢｂの集合
より検出し、当該検出された候補ブロックＢｂと参照ブ
ロックＢｐ間の位置のずれを動きベクトルとして検出す
る処理である。
【０００５】上記動きベクトル検出処理における上記参
照ブロックＢｐに最も良く似たブロックの判定は、以下
のように行われる。すなわち、先ず第１の判定操作とし
て、ある候補ブロックＢｂの各画素値について、参照ブ
ロックＢｐの対応する画素値との差分をとり、その絶対
値和（或いは自乗和）を求める。
照ブロックＢｐに最も良く似たブロックの判定は、以下
のように行われる。すなわち、先ず第１の判定操作とし
て、ある候補ブロックＢｂの各画素値について、参照ブ
ロックＢｐの対応する画素値との差分をとり、その絶対
値和（或いは自乗和）を求める。
【０００６】次に、第２の判定操作として、上記第１の
判定操作を探索範囲Ｅ内の全ての候補ブロックＢｂにつ
いて行い、それぞれ求めた各差分絶対値和（或いは差分
自乗和）のうちから最小のものを求める。この最小の差
分絶対値和（或いは差分自乗和）を与える候補ブロック
Ｂｂを、参照ブロックＢｐに最も良く似たブロックとす
る。
判定操作を探索範囲Ｅ内の全ての候補ブロックＢｂにつ
いて行い、それぞれ求めた各差分絶対値和（或いは差分
自乗和）のうちから最小のものを求める。この最小の差
分絶対値和（或いは差分自乗和）を与える候補ブロック
Ｂｂを、参照ブロックＢｐに最も良く似たブロックとす
る。
【０００７】具体的に言うと、参照ブロックＢｐのブロ
ックサイズをＭ×Ｎ画素とし、候補ブロックＢｂの数を
Ｋ×Ｌ個とした場合、上記動きベクトル検出処理は、以
下の数１の数式(1) と、次の数式(2) で表せる。なお、
この数式(1) ，数式(2) では、差分自乗和でなく、差分
絶対値和Ｄi,j を求めている。また、数式(1) の式中の
ｒは現フレームの参照ブロックＢｐの画素値を表し、数
式(1) の式中のｃは前フレームの画素値を表している。
さらに、数式(2) の式中（ｘ，ｙ）は、最小となる差分
絶対値和（ｍｉｎＤi,j ）を与えるときの（ｉ，ｊ）を
意味する。この数式(2) における（ｘ，ｙ）が動きベク
トルＭＶx,y となる。
ックサイズをＭ×Ｎ画素とし、候補ブロックＢｂの数を
Ｋ×Ｌ個とした場合、上記動きベクトル検出処理は、以
下の数１の数式(1) と、次の数式(2) で表せる。なお、
この数式(1) ，数式(2) では、差分自乗和でなく、差分
絶対値和Ｄi,j を求めている。また、数式(1) の式中の
ｒは現フレームの参照ブロックＢｐの画素値を表し、数
式(1) の式中のｃは前フレームの画素値を表している。
さらに、数式(2) の式中（ｘ，ｙ）は、最小となる差分
絶対値和（ｍｉｎＤi,j ）を与えるときの（ｉ，ｊ）を
意味する。この数式(2) における（ｘ，ｙ）が動きベク
トルＭＶx,y となる。
【０００８】
【数１】
【０００９】
【数２】 ＭＶx,y ＝ｍｉｎＤi,j ・・・・(2)
【００１０】このようなことから、参照ブロックＢｐの
ブロックサイズが４×４画素で候補ブロックＢｂの数が
７×７個の場合に差分絶対値和Ｄ5,3 が最小になってい
る上記図７の例では、上記動きベクトルＭＶが（５，
３）となる。
ブロックサイズが４×４画素で候補ブロックＢｂの数が
７×７個の場合に差分絶対値和Ｄ5,3 が最小になってい
る上記図７の例では、上記動きベクトルＭＶが（５，
３）となる。
【００１１】次に、上述したような動きベクトル検出処
理における従来の回路構成について説明する。先ず、従
来の回路構成を説明するために、動きベクトル検出処理
の例を挙げ、その例について説明する。さらに、その例
に沿って、従来の回路構成および制御方式を説明する。
理における従来の回路構成について説明する。先ず、従
来の回路構成を説明するために、動きベクトル検出処理
の例を挙げ、その例について説明する。さらに、その例
に沿って、従来の回路構成および制御方式を説明する。
【００１２】ここで、一例として、参照ブロックＢｐの
ブロックサイズが３×４画素で、候補ブロックＢｂの数
もまた３×４個の場合の動きベクトル検出処理につい
て、図８を用いて説明する。なお、この図８では、現フ
レームＦｐの参照ブロックＢｐの各画素値ｒについては
英小文字の番号ａ，ｂ，ｃ，・・・を付している
（ｒa，ｒb ，ｒc ，・・・・）。また、前フレームＦ
ｂの各画素値ｃについては数字の番号０，１，２，・・
・を付している（ｃ0 ，ｃ1 ，ｃ2 ，・・・・）。以
下、動きベクトル検出の処理手順を、この図８を用いて
説明する。
ブロックサイズが３×４画素で、候補ブロックＢｂの数
もまた３×４個の場合の動きベクトル検出処理につい
て、図８を用いて説明する。なお、この図８では、現フ
レームＦｐの参照ブロックＢｐの各画素値ｒについては
英小文字の番号ａ，ｂ，ｃ，・・・を付している
（ｒa，ｒb ，ｒc ，・・・・）。また、前フレームＦ
ｂの各画素値ｃについては数字の番号０，１，２，・・
・を付している（ｃ0 ，ｃ1 ，ｃ2 ，・・・・）。以
下、動きベクトル検出の処理手順を、この図８を用いて
説明する。
【００１３】先ず、第１の処理工程として、参照ブロッ
クＢｐ０の画素値ｒ（ｒa 〜ｒl ）と、参照ブロックＢ
ｐ０に対する探索範囲Ｅ０内の全ての候補ブロックＢｂ
０（１２個存在する）の画素値ｃ（ｃ0 〜ｃ34）につい
て、前述した数式(1) に基づいて以下の数式(3) 〜数式
(14)のような計算を行い、絶対値差分和Ｄi,j （０≦ｉ
＜２，０≦ｊ＜３）を求める。
クＢｐ０の画素値ｒ（ｒa 〜ｒl ）と、参照ブロックＢ
ｐ０に対する探索範囲Ｅ０内の全ての候補ブロックＢｂ
０（１２個存在する）の画素値ｃ（ｃ0 〜ｃ34）につい
て、前述した数式(1) に基づいて以下の数式(3) 〜数式
(14)のような計算を行い、絶対値差分和Ｄi,j （０≦ｉ
＜２，０≦ｊ＜３）を求める。
【００１４】
【数３】 Ｄ0,0 ＝｜ｒa −ｃ0 ｜＋｜ｒb −ｃ1 ｜＋｜ｒc −ｃ2 ｜＋｜ｒd −ｃ3 ｜ ＋｜ｒe −ｃ7 ｜＋・・・・＋｜ｒl −ｃ17｜ ・・・・(3)
【００１５】
【数４】 Ｄ0,1 ＝｜ｒa −ｃ1 ｜＋｜ｒb −ｃ2 ｜＋｜ｒc −ｃ3 ｜＋｜ｒd −ｃ4 ｜ ＋｜ｒe −ｃ8 ｜＋・・・・＋｜ｒl −ｃ18｜ ・・・・(4)
【００１６】
【数５】 Ｄ0,2 ＝｜ｒa −ｃ2 ｜＋｜ｒb −ｃ3 ｜＋｜ｒc −ｃ4 ｜＋｜ｒd −ｃ5 ｜ ＋｜ｒe −ｃ9 ｜＋・・・・＋｜ｒl −ｃ19｜ ・・・・(5)
【００１７】
【数６】 Ｄ0,3 ＝｜ｒa −ｃ3 ｜＋｜ｒb −ｃ4 ｜＋｜ｒc −ｃ5 ｜＋｜ｒd −ｃ6 ｜ ＋｜ｒe −ｃ10｜＋・・・・＋｜ｒl −ｃ20｜ ・・・・(6)
【００１８】
【数７】 Ｄ1,0 ＝｜ｒa −ｃ7 ｜＋｜ｒb −ｃ8 ｜＋｜ｒc −ｃ9 ｜＋｜ｒd −ｃ10｜ ＋｜ｒe −ｃ14｜＋・・・・＋｜ｒl −ｃ24｜ ・・・・(7)
【００１９】
【数８】 Ｄ1,1 ＝｜ｒa −ｃ8 ｜＋｜ｒb −ｃ9 ｜＋｜ｒc −ｃ10｜＋｜ｒd −ｃ11｜ ＋｜ｒe −ｃ15｜＋・・・・＋｜ｒl −ｃ25｜ ・・・・(8)
【００２０】
【数９】 Ｄ1,2 ＝｜ｒa −ｃ9 ｜＋｜ｒb −ｃ10｜＋｜ｒc −ｃ11｜＋｜ｒd −ｃ12｜ ＋｜ｒe −ｃ16｜＋・・・・＋｜ｒl −ｃ26｜ ・・・・(9)
【００２１】
【数１０】 Ｄ1,3 ＝｜ｒa −ｃ10｜＋｜ｒb −ｃ11｜＋｜ｒc −ｃ12｜＋｜ｒd −ｃ13｜ ＋｜ｒe −ｃ17｜＋・・・・＋｜ｒl −ｃ27｜ ・・・・(10)
【００２２】
【数１１】 Ｄ2,0 ＝｜ｒa −ｃ14｜＋｜ｒb −ｃ15｜＋｜ｒc −ｃ16｜＋｜ｒd −ｃ17｜ ＋｜ｒe −ｃ21｜＋・・・・＋｜ｒl −ｃ31｜ ・・・・(11)
【００２３】
【数１２】 Ｄ2,1 ＝｜ｒa −ｃ15｜＋｜ｒb −ｃ16｜＋｜ｒc −ｃ17｜＋｜ｒd −ｃ18｜ ＋｜ｒe −ｃ22｜＋・・・・＋｜ｒl −ｃ32｜ ・・・・(12)
【００２４】
【数１３】 Ｄ2,2 ＝｜ｒa −ｃ16｜＋｜ｒb −ｃ17｜＋｜ｒc −ｃ18｜＋｜ｒd −ｃ19｜ ＋｜ｒe −ｃ23｜＋・・・・＋｜ｒl −ｃ33｜ ・・・・(13)
【００２５】
【数１４】 Ｄ2,3 ＝｜ｒa −ｃ17｜＋｜ｒb −ｃ18｜＋｜ｒc −ｃ19｜＋｜ｒd −ｃ20｜ ＋｜ｒe −ｃ24｜＋・・・・＋｜ｒl −ｃ34｜ ・・・・(14)
【００２６】次に、第２の処理工程として、上記第１の
処理工程で求めた全ての絶対値差分和Ｄi,j （０≦ｉ＜
２，０≦ｊ＜３）について、前述した数式(2) に基づい
て最小となる絶対値差分和ｍｉｎＤi,j を求め、動きベ
クトルＭＶx,y を得る。
処理工程で求めた全ての絶対値差分和Ｄi,j （０≦ｉ＜
２，０≦ｊ＜３）について、前述した数式(2) に基づい
て最小となる絶対値差分和ｍｉｎＤi,j を求め、動きベ
クトルＭＶx,y を得る。
【００２７】第３の処理工程として、参照ブロックＢｐ
０に隣接する参照ブロックＢｐ１の画素値ｒa'〜ｒ
l'と、参照ブロックＢｐ１の探索範囲Ｅ１内のすべての
候補ブロックＢｂ１（１２個存在する）の画素値ｃ21〜
ｃ55について、上記第１の処理工程と同様に、数式(1)
に基づいて計算を行い、絶対値差分和Ｄ’i,j （０≦ｉ
＜２，０≦ｊ＜３）を求める。
０に隣接する参照ブロックＢｐ１の画素値ｒa'〜ｒ
l'と、参照ブロックＢｐ１の探索範囲Ｅ１内のすべての
候補ブロックＢｂ１（１２個存在する）の画素値ｃ21〜
ｃ55について、上記第１の処理工程と同様に、数式(1)
に基づいて計算を行い、絶対値差分和Ｄ’i,j （０≦ｉ
＜２，０≦ｊ＜３）を求める。
【００２８】その後、第４の処理工程として、上記第３
の処理工程で求めた全ての絶対値差分和Ｄ’i,j （０≦
ｉ＜２，０≦ｊ＜３）について、数式(2) に基づいて最
小となる絶対値差分和ｍｉｎＤ’i,j を求め、動きベク
トルＭＶx,y を得る。
の処理工程で求めた全ての絶対値差分和Ｄ’i,j （０≦
ｉ＜２，０≦ｊ＜３）について、数式(2) に基づいて最
小となる絶対値差分和ｍｉｎＤ’i,j を求め、動きベク
トルＭＶx,y を得る。
【００２９】最後に、第５の処理工程として、以下同様
に、現フレームＦｐの全ての参照ブロックＢｐについ
て、上記の操作を繰り返し、動きベクトルＭＶx,y を求
める。
に、現フレームＦｐの全ての参照ブロックＢｐについ
て、上記の操作を繰り返し、動きベクトルＭＶx,y を求
める。
【００３０】従来は、上述したような動きベクトル検出
処理を図９，図１０，図１１に示す回路構成で実現して
いる。
処理を図９，図１０，図１１に示す回路構成で実現して
いる。
【００３１】ここで、図９は、従来の動きベクトル検出
回路（動きベクトル検出を行う演算回路）の全体構成で
ある。この図９において、当該演算回路は、複数の演算
ユニット（ＰＥ）１０〜２１と、複数の画素値格納用レ
ジスタ(Reg) ２２〜３８と、複数のマルチプレクサ付き
画素値格納用レジスタ（Ｍ＆Ｒ）３９〜４４とを相互接
続した構成となっている。
回路（動きベクトル検出を行う演算回路）の全体構成で
ある。この図９において、当該演算回路は、複数の演算
ユニット（ＰＥ）１０〜２１と、複数の画素値格納用レ
ジスタ(Reg) ２２〜３８と、複数のマルチプレクサ付き
画素値格納用レジスタ（Ｍ＆Ｒ）３９〜４４とを相互接
続した構成となっている。
【００３２】すなわちこの図９において、端子１には参
照ブロックＢｐの画素値ｒが供給され、縦続接続された
各演算ユニット１０〜２１に送られる。また、端子２に
は例えば探索範囲Ｅの上半分の候補ブロックＢｂの画素
値ｃが供給され、縦続接続された画素値格納用レジスタ
２２〜２５の初段のレジスタ２２の入力端子に送られ、
これら画素値格納用レジスタ２２〜２５で順次格納され
る。
照ブロックＢｐの画素値ｒが供給され、縦続接続された
各演算ユニット１０〜２１に送られる。また、端子２に
は例えば探索範囲Ｅの上半分の候補ブロックＢｂの画素
値ｃが供給され、縦続接続された画素値格納用レジスタ
２２〜２５の初段のレジスタ２２の入力端子に送られ、
これら画素値格納用レジスタ２２〜２５で順次格納され
る。
【００３３】上記各画素値格納用レジスタ２２〜２５の
各出力は、上記演算ユニット１０〜２１のうちの対応す
る演算ユニット１０〜１３にも送られる。これら演算ユ
ニット１０〜１３のうちの演算ユニット１３の出力は、
縦続接続された画素値格納用レジスタ３０〜３２の初段
のレジスタ３０の入力端子に送られ、これら画素値補間
用レジスタ３０〜３２で順次格納される。上記各画素値
格納用レジスタ３０〜３２の出力は、上記演算ユニット
１０〜２１のうちの対応する演算ユニット１５〜１７に
も送られる。
各出力は、上記演算ユニット１０〜２１のうちの対応す
る演算ユニット１０〜１３にも送られる。これら演算ユ
ニット１０〜１３のうちの演算ユニット１３の出力は、
縦続接続された画素値格納用レジスタ３０〜３２の初段
のレジスタ３０の入力端子に送られ、これら画素値補間
用レジスタ３０〜３２で順次格納される。上記各画素値
格納用レジスタ３０〜３２の出力は、上記演算ユニット
１０〜２１のうちの対応する演算ユニット１５〜１７に
も送られる。
【００３４】さらに、これら演算ユニット１５〜１７の
うちの演算ユニット１７の出力は、縦続接続された画素
値格納用レジスタ３３〜３５の初段のレジスタ３３の入
力端子に送られ、これら画素値補間用レジスタ３３〜３
５で順次格納される。上記各画素値格納用レジスタ３３
〜３５の出力は、上記演算ユニット１０〜２１のうちの
対応する演算ユニット１９〜２１にも送られる。
うちの演算ユニット１７の出力は、縦続接続された画素
値格納用レジスタ３３〜３５の初段のレジスタ３３の入
力端子に送られ、これら画素値補間用レジスタ３３〜３
５で順次格納される。上記各画素値格納用レジスタ３３
〜３５の出力は、上記演算ユニット１０〜２１のうちの
対応する演算ユニット１９〜２１にも送られる。
【００３５】また、端子３には例えば探索範囲Ｅの下半
分の候補ブロックＢｂの画素値ｃが供給され、縦続接続
された画素値格納用レジスタ２６〜２９の初段のレジス
タ２６の入力端子に送られ、これら画素値格納用レジス
タ２６〜２９で順次格納される。上記各画素値格納用レ
ジスタ２６〜２９のうちのレジスタ２７の出力は画素値
格納用レジスタ３６にも送られ、レジスタ２８の出力は
一方の入力端子に上記レジスタ３６の出力が供給される
マルチプレクサ付き画素値格納用レジスタ３９の他方の
入力端子に、レジスタ２９の出力は一方の入力端子にレ
ジスタ３９の出力が供給されるマルチプレクサ付き画素
値格納用レジスタ４０の他方の入力端子にも送られる。
分の候補ブロックＢｂの画素値ｃが供給され、縦続接続
された画素値格納用レジスタ２６〜２９の初段のレジス
タ２６の入力端子に送られ、これら画素値格納用レジス
タ２６〜２９で順次格納される。上記各画素値格納用レ
ジスタ２６〜２９のうちのレジスタ２７の出力は画素値
格納用レジスタ３６にも送られ、レジスタ２８の出力は
一方の入力端子に上記レジスタ３６の出力が供給される
マルチプレクサ付き画素値格納用レジスタ３９の他方の
入力端子に、レジスタ２９の出力は一方の入力端子にレ
ジスタ３９の出力が供給されるマルチプレクサ付き画素
値格納用レジスタ４０の他方の入力端子にも送られる。
【００３６】上記マルチプレクサ付き画素値格納用レジ
スタ４０の出力は、上記演算ユニット１０〜２１のうち
の演算ユニット１０の入力端子に送られる。この演算ユ
ニット１０の出力は、次の演算ユニット１１に送られる
と共に、画素値格納用レジスタ３７の入力端子にも送ら
れる。当該レジスタ３７の出力は一方の入力端子に上記
演算ユニット１１の出力が供給されるマルチプレクサ付
き画素値格納用レジスタ４１の他方の入力端子に供給さ
れ、このレジスタ４１の出力は一方の入力端子に上記演
算ユニット１２の出力が供給されまマルチプレクサ付き
画素値格納用レジスタ４２の他方の入力端子に供給され
る。また、演算ユニット１３の出力は、上記画素値格納
用レジスタ３０へ送られると共に、演算ユニット１４に
も送られる。
スタ４０の出力は、上記演算ユニット１０〜２１のうち
の演算ユニット１０の入力端子に送られる。この演算ユ
ニット１０の出力は、次の演算ユニット１１に送られる
と共に、画素値格納用レジスタ３７の入力端子にも送ら
れる。当該レジスタ３７の出力は一方の入力端子に上記
演算ユニット１１の出力が供給されるマルチプレクサ付
き画素値格納用レジスタ４１の他方の入力端子に供給さ
れ、このレジスタ４１の出力は一方の入力端子に上記演
算ユニット１２の出力が供給されまマルチプレクサ付き
画素値格納用レジスタ４２の他方の入力端子に供給され
る。また、演算ユニット１３の出力は、上記画素値格納
用レジスタ３０へ送られると共に、演算ユニット１４に
も送られる。
【００３７】さらに、上記演算ユニット１４の出力は、
次の演算ユニット１５に送られると共に、画素値格納用
レジスタ３８の入力端子にも送られる。当該レジスタ３
８の出力は一方の入力端子に上記演算ユニット１５の出
力が供給されるマルチプレクサ付き画素値格納用レジス
タ４３の他方の入力端子に供給され、このレジスタ４３
の出力は一方の入力端子に上記演算ユニット１６の出力
が供給されまマルチプレクサ付き画素値格納用レジスタ
４４の他方の入力端子に供給される。また、演算ユニッ
ト１７の出力は、上記画素値格納用レジスタ３３へ送ら
れると共に、演算ユニット１８にも送られる。
次の演算ユニット１５に送られると共に、画素値格納用
レジスタ３８の入力端子にも送られる。当該レジスタ３
８の出力は一方の入力端子に上記演算ユニット１５の出
力が供給されるマルチプレクサ付き画素値格納用レジス
タ４３の他方の入力端子に供給され、このレジスタ４３
の出力は一方の入力端子に上記演算ユニット１６の出力
が供給されまマルチプレクサ付き画素値格納用レジスタ
４４の他方の入力端子に供給される。また、演算ユニッ
ト１７の出力は、上記画素値格納用レジスタ３３へ送ら
れると共に、演算ユニット１８にも送られる。
【００３８】ここで、上述した図９の各演算ユニット１
０〜２１は、具体的には図１０に示すように構成される
ものである。この図１０において、端子５１には図９の
他の演算ユニット或いは画素値格納用レジスタからの出
力が供給され、端子５５には図９の他の演算ユニット或
いはマルチプレクサ付き画素値格納用レジスタからの出
力が供給される。これら端子５１，５５を介した信号
は、マルチプレクサ（ＭＰＸ）５７で多重化された後画
素値格納用レジスタ５８に送られる。当該画素値格納用
レジスタ５８の出力は、端子５２及び５４から出力され
ると共に、差分絶対値演算器（｜ｒ−ｃ｜）５９の一方
の入力端子に供給される。この差分絶対値演算器５９の
他方の入力端子には、端子５３を介した上記図９の端子
１を介した参照ブロックＢｐの画素値ｒが供給される。
当該差分絶対値演算器５９の出力は、累算器（ＡＣＣ）
６０に送られ、当該累算器６０で累加算された後、端子
５６から差分絶対値和Ｄi,j として出力される。
０〜２１は、具体的には図１０に示すように構成される
ものである。この図１０において、端子５１には図９の
他の演算ユニット或いは画素値格納用レジスタからの出
力が供給され、端子５５には図９の他の演算ユニット或
いはマルチプレクサ付き画素値格納用レジスタからの出
力が供給される。これら端子５１，５５を介した信号
は、マルチプレクサ（ＭＰＸ）５７で多重化された後画
素値格納用レジスタ５８に送られる。当該画素値格納用
レジスタ５８の出力は、端子５２及び５４から出力され
ると共に、差分絶対値演算器（｜ｒ−ｃ｜）５９の一方
の入力端子に供給される。この差分絶対値演算器５９の
他方の入力端子には、端子５３を介した上記図９の端子
１を介した参照ブロックＢｐの画素値ｒが供給される。
当該差分絶対値演算器５９の出力は、累算器（ＡＣＣ）
６０に送られ、当該累算器６０で累加算された後、端子
５６から差分絶対値和Ｄi,j として出力される。
【００３９】また、上述した図９の上記マルチプレクサ
付き画素値格納用レジスタ３９〜４４は、具体的には図
１１に示すように構成されるものである。この図１１に
おいて、端子７２には前段の図９の画素値格納用レジス
タ或いはマルチプレクサ付き画素値格納用レジスタの出
力が供給され、端子７３には対応する図９の画像値格納
用レジスタ或いは演算ユニットの図１０の端子５４から
の出力が供給される。この端子７２，７３を介した信号
は、マルチプレクサ７５で多重化された後画素値格納用
レジスタ７６に送られる。当該画素値格納用レジスタ７
６の出力が、端子７１を介して後段の構成に送られる。
付き画素値格納用レジスタ３９〜４４は、具体的には図
１１に示すように構成されるものである。この図１１に
おいて、端子７２には前段の図９の画素値格納用レジス
タ或いはマルチプレクサ付き画素値格納用レジスタの出
力が供給され、端子７３には対応する図９の画像値格納
用レジスタ或いは演算ユニットの図１０の端子５４から
の出力が供給される。この端子７２，７３を介した信号
は、マルチプレクサ７５で多重化された後画素値格納用
レジスタ７６に送られる。当該画素値格納用レジスタ７
６の出力が、端子７１を介して後段の構成に送られる。
【００４０】次に、上述した図９，図１０，図１１に示
した回路構成を用いて動きベクトル検出処理を実現する
ための制御方式について、図９〜図１１に示した回路構
成を用いた動きベクトル検出制御のタイミングを示す図
１２を用いて説明する。
した回路構成を用いて動きベクトル検出処理を実現する
ための制御方式について、図９〜図１１に示した回路構
成を用いた動きベクトル検出制御のタイミングを示す図
１２を用いて説明する。
【００４１】この図１２に示すように、参照ブロックＢ
ｐの画素値ｒは、全ての演算ユニットに対して１クロッ
クサイクル毎に与えられる。すなわち、参照ブロックＢ
ｐの画素値ｒについては、あるクロックサイクルにおい
て、各演算ユニットが同一の画素値ｒに対して演算を行
っている。
ｐの画素値ｒは、全ての演算ユニットに対して１クロッ
クサイクル毎に与えられる。すなわち、参照ブロックＢ
ｐの画素値ｒについては、あるクロックサイクルにおい
て、各演算ユニットが同一の画素値ｒに対して演算を行
っている。
【００４２】また、候補ブロックＢｂの画素値ｃは、探
索範囲Ｅの上半分と下半分の２つの領域に分けられて、
図９に示した２つの入力端子２，３に順次入力される。
さらに、上記候補ブロックＢｂの画素値ｃは、１クロッ
クサイクル毎に後段の画素値格納用レジスタに転送され
る。但し、４クロックサイクルに一回、図１０に示した
演算ユニットの画素値格納用レジスタ５８に転送され
る。このようにして、候補ブロックＢｂの画素値ｃにつ
いては、図１２に示すように、あるクロックサイクルに
おいて、各演算ユニットが異なる画素値ｃに対して演算
を行っている。
索範囲Ｅの上半分と下半分の２つの領域に分けられて、
図９に示した２つの入力端子２，３に順次入力される。
さらに、上記候補ブロックＢｂの画素値ｃは、１クロッ
クサイクル毎に後段の画素値格納用レジスタに転送され
る。但し、４クロックサイクルに一回、図１０に示した
演算ユニットの画素値格納用レジスタ５８に転送され
る。このようにして、候補ブロックＢｂの画素値ｃにつ
いては、図１２に示すように、あるクロックサイクルに
おいて、各演算ユニットが異なる画素値ｃに対して演算
を行っている。
【００４３】従来の演算回路においては、上述したよう
な制御を行うことにより、１２クロックサイクル毎に各
演算ユニットから一斉に差分絶対値和が出力される（図
９の出力端子５６から出力される）。これらの差分絶対
値和Ｄi,j の大小比較を行うことにより、動きベクトル
ＭＶx,y を求める。なお、この際、図１０に示した累算
器６０は、次クロックサイクルにおいて、次の参照ブロ
ックＢｐについての差分絶対値和Ｄi,j の累算を間断な
く開始するので、すべての差分絶対値和Ｄi,jを一旦レ
ジスタに格納してから大小比較演算を行う必要がある。
な制御を行うことにより、１２クロックサイクル毎に各
演算ユニットから一斉に差分絶対値和が出力される（図
９の出力端子５６から出力される）。これらの差分絶対
値和Ｄi,j の大小比較を行うことにより、動きベクトル
ＭＶx,y を求める。なお、この際、図１０に示した累算
器６０は、次クロックサイクルにおいて、次の参照ブロ
ックＢｐについての差分絶対値和Ｄi,j の累算を間断な
く開始するので、すべての差分絶対値和Ｄi,jを一旦レ
ジスタに格納してから大小比較演算を行う必要がある。
【００４４】
【発明が解決しようとする課題】ところで、上述した従
来の動きベクトル検出処理を行う演算回路においては、
図９〜図１１に示したように、候補ブロックＢｂの画素
値ｃを保持する画素値格納用レジスタが多数必要とな
る。
来の動きベクトル検出処理を行う演算回路においては、
図９〜図１１に示したように、候補ブロックＢｂの画素
値ｃを保持する画素値格納用レジスタが多数必要とな
る。
【００４５】また、上述したように、各演算ユニットか
ら全ての差分絶対値和Ｄi,j （或いは差分自乗和）が一
斉に出力されるようになる。したがって、これらの差分
絶対値和Ｄi,j （或いは差分自乗和）を格納するため
に、演算ユニット毎にレジスタを備える必要があり、ハ
ードウェア量が増大する。
ら全ての差分絶対値和Ｄi,j （或いは差分自乗和）が一
斉に出力されるようになる。したがって、これらの差分
絶対値和Ｄi,j （或いは差分自乗和）を格納するため
に、演算ユニット毎にレジスタを備える必要があり、ハ
ードウェア量が増大する。
【００４６】さらに、各演算ユニットの累算器すべてに
ついて、入力語長（差分絶対値演算器あるいは差分自乗
演算器からの出力語長) ×ｌｏｇ2 （演算ユニット数）
の演算語長が必要となる。例えば、入力語長が８ビット
で、演算ユニット数が２５６個の場合、すべての累算器
の演算語長が１６ビット必要となり、ハードウェア量が
増大する。
ついて、入力語長（差分絶対値演算器あるいは差分自乗
演算器からの出力語長) ×ｌｏｇ2 （演算ユニット数）
の演算語長が必要となる。例えば、入力語長が８ビット
で、演算ユニット数が２５６個の場合、すべての累算器
の演算語長が１６ビット必要となり、ハードウェア量が
増大する。
【００４７】その他、回路の制御に関しても、動きベク
トル検出処理開始時（フレームの先頭の参照ブロックに
おける動きベクトル検出時）において、候補ブロックＢ
ｂの画素値ｃを予め画素値格納用レジスタに格納する初
期化操作が必要となる。
トル検出処理開始時（フレームの先頭の参照ブロックに
おける動きベクトル検出時）において、候補ブロックＢ
ｂの画素値ｃを予め画素値格納用レジスタに格納する初
期化操作が必要となる。
【００４８】そこで、本発明は、ハードウェア量の削減
や、動きベクトル検出処理開始時の初期化操作が不要と
なる演算回路を提供することを目的とするものである。
や、動きベクトル検出処理開始時の初期化操作が不要と
なる演算回路を提供することを目的とするものである。
【００４９】
【課題を解決するための手段】本発明は上述した目的を
達成するために提案されたものであり、現フレームの参
照ブロックのブロックサイズをＭ×Ｎ画素とし、前フレ
ームの候補ブロックの個数をＭ×Ｎ個として、ブロック
マッチング法により全探索を行って動きベクトル検出を
行う演算回路であって、本発明の第１の演算回路は、上
記現フレームの参照ブロックの画素値と、前フレームの
奇数カラムの候補ブロックの画素値と前フレームの偶数
カラムの候補ブロックの画素値を多重化した値（適宜切
り替えた値）との差分絶対値を計算し、この差分絶対値
を累積して差分絶対値和を求める演算ユニットをＭ×Ｎ
個有すると共に、当該演算ユニットをＭ×Ｎの行列状に
配置して相互接続し、参照ブロック及び候補ブロックの
画素値を一定の順序で供給することにより、動きベクト
ル検出処理を行うようにしたものである。
達成するために提案されたものであり、現フレームの参
照ブロックのブロックサイズをＭ×Ｎ画素とし、前フレ
ームの候補ブロックの個数をＭ×Ｎ個として、ブロック
マッチング法により全探索を行って動きベクトル検出を
行う演算回路であって、本発明の第１の演算回路は、上
記現フレームの参照ブロックの画素値と、前フレームの
奇数カラムの候補ブロックの画素値と前フレームの偶数
カラムの候補ブロックの画素値を多重化した値（適宜切
り替えた値）との差分絶対値を計算し、この差分絶対値
を累積して差分絶対値和を求める演算ユニットをＭ×Ｎ
個有すると共に、当該演算ユニットをＭ×Ｎの行列状に
配置して相互接続し、参照ブロック及び候補ブロックの
画素値を一定の順序で供給することにより、動きベクト
ル検出処理を行うようにしたものである。
【００５０】ここで、上記第１の演算回路の上記演算ユ
ニットは、上記現フレームの参照ブロックの画素値を順
次格納するレジスタと、前フレームの奇数カラムの候補
ブロックの画素値と前フレームの偶数カラムの候補ブロ
ックの画素値を多重化する（適宜切り替える）マルチプ
レクサと、上記レジスタとマルチプレクサの出力の差分
絶対値演算を行う差分絶対値演算器と、上記差分絶対値
演算器の出力を累積して差分絶対値和を求める累算器と
からなるものである。
ニットは、上記現フレームの参照ブロックの画素値を順
次格納するレジスタと、前フレームの奇数カラムの候補
ブロックの画素値と前フレームの偶数カラムの候補ブロ
ックの画素値を多重化する（適宜切り替える）マルチプ
レクサと、上記レジスタとマルチプレクサの出力の差分
絶対値演算を行う差分絶対値演算器と、上記差分絶対値
演算器の出力を累積して差分絶対値和を求める累算器と
からなるものである。
【００５１】また、本発明の第２の演算回路としては、
上記現フレームの参照ブロックの画素値と、前フレーム
の奇数カラムの候補ブロックの画素値と前フレームの偶
数カラムの候補ブロックの画素値を多重化した値（適宜
切り替えた値）との差分自乗値を計算し、この差分自乗
値を累積して差分自乗和を求める演算ユニットをＭ×Ｎ
個有すると共に、当該演算ユニットをＭ×Ｎの行列状に
配置して相互接続し、参照ブロック及び候補ブロックの
画素値を一定の順序で供給することにより、動きベクト
ル検出処理を行うような構成とすることもできる。
上記現フレームの参照ブロックの画素値と、前フレーム
の奇数カラムの候補ブロックの画素値と前フレームの偶
数カラムの候補ブロックの画素値を多重化した値（適宜
切り替えた値）との差分自乗値を計算し、この差分自乗
値を累積して差分自乗和を求める演算ユニットをＭ×Ｎ
個有すると共に、当該演算ユニットをＭ×Ｎの行列状に
配置して相互接続し、参照ブロック及び候補ブロックの
画素値を一定の順序で供給することにより、動きベクト
ル検出処理を行うような構成とすることもできる。
【００５２】この第２の演算回路の場合の上記演算ユニ
ットは、上記現フレームの参照ブロックの画素値を順次
格納するレジスタと、前フレームの奇数カラムの候補ブ
ロックの画素値と前フレームの偶数カラムの候補ブロッ
クの画素値を多重化するマルチプレクサと、上記レジス
タとマルチプレクサの出力の差分自乗演算を行う差分自
乗演算器と、上記差分自乗演算器の出力を累積して差分
自乗和を求める累算器とからなる。
ットは、上記現フレームの参照ブロックの画素値を順次
格納するレジスタと、前フレームの奇数カラムの候補ブ
ロックの画素値と前フレームの偶数カラムの候補ブロッ
クの画素値を多重化するマルチプレクサと、上記レジス
タとマルチプレクサの出力の差分自乗演算を行う差分自
乗演算器と、上記差分自乗演算器の出力を累積して差分
自乗和を求める累算器とからなる。
【００５３】すなわち、本発明の第１，第２の演算回路
は、ブロックマッチング法で全探索を行う場合の動きベ
クトル検出処理を行う演算回路であって、参照ブロック
のブロックサイズがＭ×Ｎ画素で、候補ブロックの数も
またＭ×Ｎ個である場合に、レジスタと、マルチプレク
サと、差分絶対値演算器（或いは差分自乗演算器）と、
累算器とからなる演算ユニットをＭ×Ｎ個有し、さらに
その演算ユニットをＭ×Ｎの行列状に配置し、相互接続
して動きベクトル検出処理を行うことを特徴とするもの
である。
は、ブロックマッチング法で全探索を行う場合の動きベ
クトル検出処理を行う演算回路であって、参照ブロック
のブロックサイズがＭ×Ｎ画素で、候補ブロックの数も
またＭ×Ｎ個である場合に、レジスタと、マルチプレク
サと、差分絶対値演算器（或いは差分自乗演算器）と、
累算器とからなる演算ユニットをＭ×Ｎ個有し、さらに
その演算ユニットをＭ×Ｎの行列状に配置し、相互接続
して動きベクトル検出処理を行うことを特徴とするもの
である。
【００５４】また、本発明の第３の演算回路は、上記現
フレームの参照ブロックの画素値と、前フレームの奇数
カラムの候補ブロックの画素値と前フレームの偶数カラ
ムの候補ブロックの画素値を多重化した値（適宜切り替
えた値）との差分絶対値を計算する演算ユニットをＭ×
Ｎ個有すると共に、当該演算ユニットをＭ×Ｎの行列状
に配置し、さらにこれら各演算ユニットの出力を加算器
を介してパイプライン接続し、参照ブロック及び候補ブ
ロックの画素値を一定の順序で差分絶対値演算すること
により、動きベクトル検出処理を行うようにしたもので
ある。
フレームの参照ブロックの画素値と、前フレームの奇数
カラムの候補ブロックの画素値と前フレームの偶数カラ
ムの候補ブロックの画素値を多重化した値（適宜切り替
えた値）との差分絶対値を計算する演算ユニットをＭ×
Ｎ個有すると共に、当該演算ユニットをＭ×Ｎの行列状
に配置し、さらにこれら各演算ユニットの出力を加算器
を介してパイプライン接続し、参照ブロック及び候補ブ
ロックの画素値を一定の順序で差分絶対値演算すること
により、動きベクトル検出処理を行うようにしたもので
ある。
【００５５】この第３の演算回路の上記演算ユニット
は、上記現フレームの参照ブロックの画素値を順次格納
するレジスタと、前フレームの奇数カラムの候補ブロッ
クの画素値と前フレームの偶数カラムの候補ブロックの
画素値を多重化する（適宜切り替える）マルチプレクサ
と、上記レジスタとマルチプレクサの出力の差分絶対値
演算を行う差分絶対値演算器とからなるものである。
は、上記現フレームの参照ブロックの画素値を順次格納
するレジスタと、前フレームの奇数カラムの候補ブロッ
クの画素値と前フレームの偶数カラムの候補ブロックの
画素値を多重化する（適宜切り替える）マルチプレクサ
と、上記レジスタとマルチプレクサの出力の差分絶対値
演算を行う差分絶対値演算器とからなるものである。
【００５６】さらに、本発明の第４の演算回路として
は、上記現フレームの参照ブロックの画素値と、前フレ
ームの奇数カラムの候補ブロックの画素値と前フレーム
の偶数カラムの候補ブロックの画素値を多重化した値
（適宜切り替えた値）との差分自乗値を計算する演算ユ
ニットをＭ×Ｎ個有すると共に、当該演算ユニットをＭ
×Ｎの行列状に配置し、これら各演算ユニットの出力を
加算器を介してパイプライン接続し、参照ブロック及び
候補ブロックの画素値を一定の順序で差分自乗演算する
ことにより、動きベクトル検出処理を行う構成とするこ
とも可能である。
は、上記現フレームの参照ブロックの画素値と、前フレ
ームの奇数カラムの候補ブロックの画素値と前フレーム
の偶数カラムの候補ブロックの画素値を多重化した値
（適宜切り替えた値）との差分自乗値を計算する演算ユ
ニットをＭ×Ｎ個有すると共に、当該演算ユニットをＭ
×Ｎの行列状に配置し、これら各演算ユニットの出力を
加算器を介してパイプライン接続し、参照ブロック及び
候補ブロックの画素値を一定の順序で差分自乗演算する
ことにより、動きベクトル検出処理を行う構成とするこ
とも可能である。
【００５７】この第４の演算回路の場合の上記演算ユニ
ットは、上記現フレームの参照ブロックの画素値を順次
格納するレジスタと、前フレームの奇数カラムの候補ブ
ロックの画素値と前フレームの偶数カラムの候補ブロッ
クの画素値を多重化するマルチプレクサと、上記レジス
タとマルチプレクサの出力の差分自乗演算を行う差分自
乗演算器とからなる。
ットは、上記現フレームの参照ブロックの画素値を順次
格納するレジスタと、前フレームの奇数カラムの候補ブ
ロックの画素値と前フレームの偶数カラムの候補ブロッ
クの画素値を多重化するマルチプレクサと、上記レジス
タとマルチプレクサの出力の差分自乗演算を行う差分自
乗演算器とからなる。
【００５８】すなわち、本発明の第３，第４の演算回路
は、ブロックマッチング法で全探索を行う場合の動きベ
クトル検出処理を行う演算回路であって、参照ブロック
のブロックサイズがＭ×Ｎ画素で、候補ブロックの数も
またＭ×Ｎ個である場合に、レジスタと、マルチプレク
サと、差分絶対値演算器（或いは差分自乗演算器）とと
からなる演算ユニットをＭ×Ｎ個有し、さらにその演算
ユニットをＭ×Ｎの行列状に配置し、各演算ユニットの
出力を加算器を介してパイプライン接続し、参照ブロッ
ク及び候補ブロックの画素値を一定の順序で差分絶対値
演算器（或いは差分自乗演算器）に供給することによ
り、動きベクトル検出処理を行うことを特徴とするもの
である。
は、ブロックマッチング法で全探索を行う場合の動きベ
クトル検出処理を行う演算回路であって、参照ブロック
のブロックサイズがＭ×Ｎ画素で、候補ブロックの数も
またＭ×Ｎ個である場合に、レジスタと、マルチプレク
サと、差分絶対値演算器（或いは差分自乗演算器）とと
からなる演算ユニットをＭ×Ｎ個有し、さらにその演算
ユニットをＭ×Ｎの行列状に配置し、各演算ユニットの
出力を加算器を介してパイプライン接続し、参照ブロッ
ク及び候補ブロックの画素値を一定の順序で差分絶対値
演算器（或いは差分自乗演算器）に供給することによ
り、動きベクトル検出処理を行うことを特徴とするもの
である。
【００５９】なお、本発明の第１〜第４の演算回路に
は、上記Ｍ×Ｎ個の演算ユニットにおける全ての候補ブ
ロックについての上記参照ブロックとの差分絶対値和
（或いは差分自乗和）を格納するメモリを設けることも
可能である。
は、上記Ｍ×Ｎ個の演算ユニットにおける全ての候補ブ
ロックについての上記参照ブロックとの差分絶対値和
（或いは差分自乗和）を格納するメモリを設けることも
可能である。
【００６０】
【作用】本発明の第１，第２の演算回路によれば、参照
ブロックおよび候補ブロックの画素値を一定の順序で供
給することにより、演算ユニットでは候補ブロックの画
素値をレジスタに格納することなく差分絶対値和（或い
は差分自乗和）の計算を行うことができ、さらに各演算
ユニットは１クロックサイクル毎に順次差分絶対値和
（或いは差分自乗和）を出力することが可能となる。
ブロックおよび候補ブロックの画素値を一定の順序で供
給することにより、演算ユニットでは候補ブロックの画
素値をレジスタに格納することなく差分絶対値和（或い
は差分自乗和）の計算を行うことができ、さらに各演算
ユニットは１クロックサイクル毎に順次差分絶対値和
（或いは差分自乗和）を出力することが可能となる。
【００６１】また、本発明の第３，第４の演算回路によ
れば、参照ブロックおよび候補ブロックの画素値を一定
の順序で差分絶対値演算（或いは差分自乗演算）するこ
とにより、演算ユニットでは候補ブロックの画素値をレ
ジスタに格納することなく差分絶対値和（或いは差分自
乗和）の計算を行うことができ、さらにこの演算回路は
１クロックサイクル毎に順次差分絶対値和（或いは差分
自乗和）を出力することが可能となる。
れば、参照ブロックおよび候補ブロックの画素値を一定
の順序で差分絶対値演算（或いは差分自乗演算）するこ
とにより、演算ユニットでは候補ブロックの画素値をレ
ジスタに格納することなく差分絶対値和（或いは差分自
乗和）の計算を行うことができ、さらにこの演算回路は
１クロックサイクル毎に順次差分絶対値和（或いは差分
自乗和）を出力することが可能となる。
【００６２】
【実施例】以下、本発明の演算回路の一実施例について
図面を参照しながら説明する。
図面を参照しながら説明する。
【００６３】本発明実施例の上記第１，第２の演算回路
は、図１に示すように、現フレームＦｐの参照ブロック
ＢｐのブロックサイズをＭ×Ｎ画素（本実施例では例え
ば３×４画素）とし、前フレームＦｂの候補ブロックＢ
ｂの個数をＭ×Ｎ個（本実施例では３×４個）として、
ブロックマッチング法により全探索を行って動きベクト
ル検出を行う演算回路であって、上記現フレームＦｐの
参照ブロックＢｐの画素値ｒと、前フレームＦｂの奇数
カラムの候補ブロックＢｂの画素値ｃと前フレームＦｂ
の偶数カラムの候補ブロックＢｂの画素値ｃを多重化し
た値（適宜切り替えた値）との差分絶対値（或いは差分
自乗値）を計算し、この差分絶対値（或いは差分自乗
値）を累積して差分絶対値和Ｄi,j （或いは差分自乗
和）を求める演算ユニット（ＰＥ）をＭ×Ｎ個（３×４
＝１２個の演算ユニット９０〜１０１）有すると共に、
当該演算ユニット９０〜１０１をＭ×Ｎ（すなわち３×
４）の行列状に配置して相互接続し、参照ブロックＢｐ
及び候補ブロックＢｂの画素値ｒ及びｃを一定の順序で
供給することにより、動きベクトルＭＶx,y を検出する
ようにしたものである。
は、図１に示すように、現フレームＦｐの参照ブロック
ＢｐのブロックサイズをＭ×Ｎ画素（本実施例では例え
ば３×４画素）とし、前フレームＦｂの候補ブロックＢ
ｂの個数をＭ×Ｎ個（本実施例では３×４個）として、
ブロックマッチング法により全探索を行って動きベクト
ル検出を行う演算回路であって、上記現フレームＦｐの
参照ブロックＢｐの画素値ｒと、前フレームＦｂの奇数
カラムの候補ブロックＢｂの画素値ｃと前フレームＦｂ
の偶数カラムの候補ブロックＢｂの画素値ｃを多重化し
た値（適宜切り替えた値）との差分絶対値（或いは差分
自乗値）を計算し、この差分絶対値（或いは差分自乗
値）を累積して差分絶対値和Ｄi,j （或いは差分自乗
和）を求める演算ユニット（ＰＥ）をＭ×Ｎ個（３×４
＝１２個の演算ユニット９０〜１０１）有すると共に、
当該演算ユニット９０〜１０１をＭ×Ｎ（すなわち３×
４）の行列状に配置して相互接続し、参照ブロックＢｐ
及び候補ブロックＢｂの画素値ｒ及びｃを一定の順序で
供給することにより、動きベクトルＭＶx,y を検出する
ようにしたものである。
【００６４】ここで、上記第１，第２の演算回路の演算
ユニット９０〜１０１は、図２に示すように、上記現フ
レームＦｐの参照ブロックＢｐの画素値ｒを順次格納す
るレジスタ１０２と、前フレームＦｂの奇数カラムの候
補ブロックＢｂの画素値ｃと前フレームＦｂの偶数カラ
ムの候補ブロックＢｂの画素値ｃを多重化する（適宜切
り替える）マルチプレクサ１０４と、上記レジスタ１０
２とマルチプレクサ１０４の出力の差分絶対値演算（或
いは差分自乗演算）を行う差分絶対値演算器１０５（或
いは差分自乗演算器）と、上記差分絶対値演算器１０５
（或いは差分自乗演算器）の出力を累積して差分絶対値
和Ｄi,j （或いは差分自乗和）を求める累算器１０６と
からなるものである。
ユニット９０〜１０１は、図２に示すように、上記現フ
レームＦｐの参照ブロックＢｐの画素値ｒを順次格納す
るレジスタ１０２と、前フレームＦｂの奇数カラムの候
補ブロックＢｂの画素値ｃと前フレームＦｂの偶数カラ
ムの候補ブロックＢｂの画素値ｃを多重化する（適宜切
り替える）マルチプレクサ１０４と、上記レジスタ１０
２とマルチプレクサ１０４の出力の差分絶対値演算（或
いは差分自乗演算）を行う差分絶対値演算器１０５（或
いは差分自乗演算器）と、上記差分絶対値演算器１０５
（或いは差分自乗演算器）の出力を累積して差分絶対値
和Ｄi,j （或いは差分自乗和）を求める累算器１０６と
からなるものである。
【００６５】以下、図１〜図３を参照して、本発明の第
１，第２の演算回路の実施例について詳述する。なお、
本実施例では、上述した従来の回路構成を説明するため
に挙げた動きベクトル検出処理の例を用いて、本発明の
回路構成および制御方式について説明する。
１，第２の演算回路の実施例について詳述する。なお、
本実施例では、上述した従来の回路構成を説明するため
に挙げた動きベクトル検出処理の例を用いて、本発明の
回路構成および制御方式について説明する。
【００６６】本発明実施例では、前述の動きベクトル検
出処理を図１，図２に示す回路構成で実現する。図１に
は本発明実施例における動きベクトル検出処理を行う演
算回路の全体構成を示し、各演算ユニット９０〜１０１
を３×４の行列状に配置し、相互接続した構成となって
いる。すなわち、この図１において、端子８０には前フ
レームＦｂの奇数カラムの候補ブロックＢｂの画素値ｃ
が供給され、当該画素値ｃが各演算ユニット９０〜１０
１の一方の入力端子に送られる。また、端子８２には前
フレームＦｂの偶数カラムの候補ブロックＢｂの画素値
ｃが供給され、当該画素値ｃが各演算ユニット９０〜１
０１の他方の入力端子に送られる。端子８１には参照ブ
ロックＢｐの画素値ｒが供給され、縦続接続された各演
算ユニット９０〜１０１の初段のユニット９０に送ら
れ、順次次段のユニットに送られる。これら各演算ユニ
ット９０〜１０１に対応する端子８３からは絶対値差分
和Ｄi,j が出力される。
出処理を図１，図２に示す回路構成で実現する。図１に
は本発明実施例における動きベクトル検出処理を行う演
算回路の全体構成を示し、各演算ユニット９０〜１０１
を３×４の行列状に配置し、相互接続した構成となって
いる。すなわち、この図１において、端子８０には前フ
レームＦｂの奇数カラムの候補ブロックＢｂの画素値ｃ
が供給され、当該画素値ｃが各演算ユニット９０〜１０
１の一方の入力端子に送られる。また、端子８２には前
フレームＦｂの偶数カラムの候補ブロックＢｂの画素値
ｃが供給され、当該画素値ｃが各演算ユニット９０〜１
０１の他方の入力端子に送られる。端子８１には参照ブ
ロックＢｐの画素値ｒが供給され、縦続接続された各演
算ユニット９０〜１０１の初段のユニット９０に送ら
れ、順次次段のユニットに送られる。これら各演算ユニ
ット９０〜１０１に対応する端子８３からは絶対値差分
和Ｄi,j が出力される。
【００６７】また、図２には、各々の演算ユニット９０
〜１０１の内部構成を示している。すなわち、演算ユニ
ット９０〜１０１は、マルチプレクサ１０４、画素値格
納用レジスタ１０２、差分絶対値演算器１０５及び差分
絶対値和を求めるための累算器１０６からなる。この図
２において、例えば端子１１２には上記図１の端子８０
を介した前フレームＦｂの奇数カラムの候補ブロックＢ
ｂの画素値ｃが供給され、例えば端子１１３には上記図
１の端子８２を介した前フレームＦｂの偶数カラムの候
補ブロックＢｂの画素値ｃが供給される。これら画素値
ｃはマルチプレクサ１０４によって多重化された後（適
宜切り替えられた後）上記差分絶対値演算器１０５の一
方の入力端子に送られる。さらに、端子１１１には、上
記図１の端子８１を介した参照ブロックＢｐの画素値ｒ
或いは前段の演算ユニットの端子１１４からの画素値ｒ
が供給される。この画素値ｒは画素値格納用レジスタ１
０２を介して上記差分絶対値演算器１０５の他方の入力
端子に送られると共に、上記端子１１４から次段の演算
ユニットに送られる。上記差分絶対値演算器１０５の出
力は、累算器（ＡＣＣ）１０６に送られ、当該累算器１
０６で累算された後、端子８３から差分絶対値和Ｄi,j
として出力される。
〜１０１の内部構成を示している。すなわち、演算ユニ
ット９０〜１０１は、マルチプレクサ１０４、画素値格
納用レジスタ１０２、差分絶対値演算器１０５及び差分
絶対値和を求めるための累算器１０６からなる。この図
２において、例えば端子１１２には上記図１の端子８０
を介した前フレームＦｂの奇数カラムの候補ブロックＢ
ｂの画素値ｃが供給され、例えば端子１１３には上記図
１の端子８２を介した前フレームＦｂの偶数カラムの候
補ブロックＢｂの画素値ｃが供給される。これら画素値
ｃはマルチプレクサ１０４によって多重化された後（適
宜切り替えられた後）上記差分絶対値演算器１０５の一
方の入力端子に送られる。さらに、端子１１１には、上
記図１の端子８１を介した参照ブロックＢｐの画素値ｒ
或いは前段の演算ユニットの端子１１４からの画素値ｒ
が供給される。この画素値ｒは画素値格納用レジスタ１
０２を介して上記差分絶対値演算器１０５の他方の入力
端子に送られると共に、上記端子１１４から次段の演算
ユニットに送られる。上記差分絶対値演算器１０５の出
力は、累算器（ＡＣＣ）１０６に送られ、当該累算器１
０６で累算された後、端子８３から差分絶対値和Ｄi,j
として出力される。
【００６８】次に、上記図１，図２に示した回路構成を
用いて動きベクトル検出を実現するための制御方式につ
いて、図１，図２に示した回路構成を用いた動きベクト
ル検出制御のタイミングを示す図３を用いて説明する。
用いて動きベクトル検出を実現するための制御方式につ
いて、図１，図２に示した回路構成を用いた動きベクト
ル検出制御のタイミングを示す図３を用いて説明する。
【００６９】この図３に示すように、参照ブロックＢｐ
の画素値ｒは、１クロックサイクル毎に図１の初段の演
算ユニット９０の画素値格納用レジスタ１０２に順次入
力される。当該入力された参照ブロックＢｐの画素値ｒ
は、１２クロックサイクルかけて図１の全ての演算ユニ
ット９０〜１０１に供給される。すなわち、参照ブロッ
クＢｐの画素値ｒについては、あるクロックサイクルに
おいて、各演算ユニットが異なる画素値に対して演算を
行う。
の画素値ｒは、１クロックサイクル毎に図１の初段の演
算ユニット９０の画素値格納用レジスタ１０２に順次入
力される。当該入力された参照ブロックＢｐの画素値ｒ
は、１２クロックサイクルかけて図１の全ての演算ユニ
ット９０〜１０１に供給される。すなわち、参照ブロッ
クＢｐの画素値ｒについては、あるクロックサイクルに
おいて、各演算ユニットが異なる画素値に対して演算を
行う。
【００７０】また、候補ブロックＢｂの画素値ｃは、前
フレームＦｂの偶数カラムと奇数カラムの２つの領域に
分けられて、図１に示す２つの入力端子８０，８２から
各演算ユニット９０〜１０１に一定の順序で順次入力さ
れる。各演算ユニット９０〜１０１では、図３に示す順
序で候補ブロックＢｂの画素値ｃが供給されるように、
演算ユニット内のマルチプレクサ１０４により２つの画
素値ｃを適宜切り替える。このようにすることで、候補
ブロックＢｂの画素値ｃについては、図３に示すよう
に、あるクロックサイクルにおいて、各演算ユニット９
０〜１０１が２つの画素値ｃに対して演算を行う。
フレームＦｂの偶数カラムと奇数カラムの２つの領域に
分けられて、図１に示す２つの入力端子８０，８２から
各演算ユニット９０〜１０１に一定の順序で順次入力さ
れる。各演算ユニット９０〜１０１では、図３に示す順
序で候補ブロックＢｂの画素値ｃが供給されるように、
演算ユニット内のマルチプレクサ１０４により２つの画
素値ｃを適宜切り替える。このようにすることで、候補
ブロックＢｂの画素値ｃについては、図３に示すよう
に、あるクロックサイクルにおいて、各演算ユニット９
０〜１０１が２つの画素値ｃに対して演算を行う。
【００７１】さらに、各演算ユニット９０〜１０１で
は、差分絶対値演算器１０５からの出力を累算器１０６
を用いて累算し、差分絶対値和Ｄi,j を計算する。
は、差分絶対値演算器１０５からの出力を累算器１０６
を用いて累算し、差分絶対値和Ｄi,j を計算する。
【００７２】上述したような制御を行うことにより、本
実施例においては、１クロックサイクル毎に各演算ユニ
ット９０〜１０１から順次差分絶対値和Ｄi,j が出力さ
れるようになる。これらの差分絶対値和Ｄi,j を大小比
較することにより、動きベクトルＭＶx,y を求めること
ができる。なおこの際、累算器１０６は、次クロックサ
イクルにおいて、次の参照ブロックＢｐについての差分
絶対値和Ｄi,j の累算を間断なく開始するので、全ての
差分絶対値和Ｄi,j を図示を省略するメモリに一旦格納
してから大小比較演算を行う必要がある。
実施例においては、１クロックサイクル毎に各演算ユニ
ット９０〜１０１から順次差分絶対値和Ｄi,j が出力さ
れるようになる。これらの差分絶対値和Ｄi,j を大小比
較することにより、動きベクトルＭＶx,y を求めること
ができる。なおこの際、累算器１０６は、次クロックサ
イクルにおいて、次の参照ブロックＢｐについての差分
絶対値和Ｄi,j の累算を間断なく開始するので、全ての
差分絶対値和Ｄi,j を図示を省略するメモリに一旦格納
してから大小比較演算を行う必要がある。
【００７３】次に、本発明の上記第３，第４の演算回路
は、図４に示すように、上記現フレームＦｐの参照ブロ
ックＢｐの画素値ｒと、前フレームＦｂの奇数カラムの
候補ブロックＢｂの画素値ｃと前フレームＦｂの偶数カ
ラムの候補ブロックＢｂの画素値ｃを多重化した値（適
宜切り替えた値）との差分絶対値（或いは差分自乗値）
を計算する演算ユニット（ＰＥ）をＭ×Ｎ個（３×４＝
１２個の演算ユニット１４０〜１５１）有すると共に、
当該演算ユニット１４０〜１５１をＭ×Ｎ（すなわち３
×４）の行列状に配置し、さらにこれら各演算ユニット
１４０〜１５１の出力を加算器１２１〜１３１を介して
パイプライン接続し、参照ブロックＢｐ及び候補ブロッ
クＢｂの画素値ｒ及びｃを一定の順序で差分絶対値和演
算することにより、動きベクトルＭＶx,y を検出するよ
うにしたものである。
は、図４に示すように、上記現フレームＦｐの参照ブロ
ックＢｐの画素値ｒと、前フレームＦｂの奇数カラムの
候補ブロックＢｂの画素値ｃと前フレームＦｂの偶数カ
ラムの候補ブロックＢｂの画素値ｃを多重化した値（適
宜切り替えた値）との差分絶対値（或いは差分自乗値）
を計算する演算ユニット（ＰＥ）をＭ×Ｎ個（３×４＝
１２個の演算ユニット１４０〜１５１）有すると共に、
当該演算ユニット１４０〜１５１をＭ×Ｎ（すなわち３
×４）の行列状に配置し、さらにこれら各演算ユニット
１４０〜１５１の出力を加算器１２１〜１３１を介して
パイプライン接続し、参照ブロックＢｐ及び候補ブロッ
クＢｂの画素値ｒ及びｃを一定の順序で差分絶対値和演
算することにより、動きベクトルＭＶx,y を検出するよ
うにしたものである。
【００７４】また、この図４の各演算ユニット１４０〜
１５１は、図５に示すように、上記現フレームＦｐの参
照ブロックＢｐの画素値ｒを順次格納するレジスタ１６
１と、前フレームＦｂの奇数カラムの候補ブロックＢｂ
の画素値ｃと前フレームＦｂの偶数カラムの候補ブロッ
クＢｂの画素値ｃを多重化する（適宜切り替える）マル
チプレクサ１０４と、上記レジスタ１６１とマルチプレ
クサ１０４の出力の差分絶対値演算（或いは差分自乗演
算）を行う差分絶対値演算器１０５（或いは差分自乗演
算器）とからなるものである。
１５１は、図５に示すように、上記現フレームＦｐの参
照ブロックＢｐの画素値ｒを順次格納するレジスタ１６
１と、前フレームＦｂの奇数カラムの候補ブロックＢｂ
の画素値ｃと前フレームＦｂの偶数カラムの候補ブロッ
クＢｂの画素値ｃを多重化する（適宜切り替える）マル
チプレクサ１０４と、上記レジスタ１６１とマルチプレ
クサ１０４の出力の差分絶対値演算（或いは差分自乗演
算）を行う差分絶対値演算器１０５（或いは差分自乗演
算器）とからなるものである。
【００７５】以下、前述の第１，第２の演算回路同様
に、図４〜図６を参照して、本発明の第３，第４の演算
回路の実施例について詳述する。
に、図４〜図６を参照して、本発明の第３，第４の演算
回路の実施例について詳述する。
【００７６】本発明実施例では、前述の動きベクトル検
出処理を図４，図５に示す回路構成で実現する。図４に
は本発明実施例における動きベクトル検出処理を行う第
３，第４の演算回路の全体構成を示し、各演算ユニット
１４０〜１５１を３×４の行列状に配置し、各演算ユニ
ット１４０〜１５１の出力を加算器１２１〜１３１を介
してパイプライン接続した構成となっている。すなわ
ち、この図４において、端子８０には前フレームＦｂの
奇数カラムの候補ブロックＢｂの画素値ｃが供給され、
当該画素値ｃが各演算ユニット１４０〜１５１の一方の
入力端子に送られる。また、端子８２には前フレームＦ
ｂの偶数カラムの候補ブロックＢｂの画素値ｃが供給さ
れ、当該画素値ｃが各演算ユニット１４０〜１５１の他
方の入力端子に送られる。端子８１には参照ブロックＢ
ｐの画素値ｒが供給され、各演算ユニット１４０〜１５
１に送られる。これら各演算ユニット１４０〜１５１の
出力が対応する加算器１２１〜１３１に送られ、これら
加算器１２１〜１３１による差分絶対値和Ｄi,j は、当
該演算回路の出力端子１３２から出力される。
出処理を図４，図５に示す回路構成で実現する。図４に
は本発明実施例における動きベクトル検出処理を行う第
３，第４の演算回路の全体構成を示し、各演算ユニット
１４０〜１５１を３×４の行列状に配置し、各演算ユニ
ット１４０〜１５１の出力を加算器１２１〜１３１を介
してパイプライン接続した構成となっている。すなわ
ち、この図４において、端子８０には前フレームＦｂの
奇数カラムの候補ブロックＢｂの画素値ｃが供給され、
当該画素値ｃが各演算ユニット１４０〜１５１の一方の
入力端子に送られる。また、端子８２には前フレームＦ
ｂの偶数カラムの候補ブロックＢｂの画素値ｃが供給さ
れ、当該画素値ｃが各演算ユニット１４０〜１５１の他
方の入力端子に送られる。端子８１には参照ブロックＢ
ｐの画素値ｒが供給され、各演算ユニット１４０〜１５
１に送られる。これら各演算ユニット１４０〜１５１の
出力が対応する加算器１２１〜１３１に送られ、これら
加算器１２１〜１３１による差分絶対値和Ｄi,j は、当
該演算回路の出力端子１３２から出力される。
【００７７】また、図５には、各々の演算ユニット１４
０〜１５１の内部構成を示している。すなわち、演算ユ
ニット１４０〜１５１は、マルチプレクサ１０４、画素
値格納用レジスタ１６１、差分絶対値演算器１０５から
なる。この図５において、例えば端子１１２には上記図
４の端子８０を介した前フレームＦｂの奇数カラムの候
補ブロックＢｂの画素値ｃが供給され、例えば端子１１
３には上記図４の端子８２を介した前フレームＦｂの偶
数カラムの候補ブロックＢｂの画素値ｃが供給される。
これら画素値ｃはマルチプレクサ１０４によって多重化
された後（適宜切り替えられた後）上記差分絶対値演算
器１０５の一方の入力端子に送られる。さらに、端子１
１１には、上記図４の端子８１を介した参照ブロックＢ
ｐの画素値ｒが供給される。この画素値ｒは画素値格納
用レジスタ１６１を介して上記差分絶対値演算器１０５
の他方の入力端子に送られる。上記差分絶対値演算器１
０５の出力は、端子１６２から出力される。
０〜１５１の内部構成を示している。すなわち、演算ユ
ニット１４０〜１５１は、マルチプレクサ１０４、画素
値格納用レジスタ１６１、差分絶対値演算器１０５から
なる。この図５において、例えば端子１１２には上記図
４の端子８０を介した前フレームＦｂの奇数カラムの候
補ブロックＢｂの画素値ｃが供給され、例えば端子１１
３には上記図４の端子８２を介した前フレームＦｂの偶
数カラムの候補ブロックＢｂの画素値ｃが供給される。
これら画素値ｃはマルチプレクサ１０４によって多重化
された後（適宜切り替えられた後）上記差分絶対値演算
器１０５の一方の入力端子に送られる。さらに、端子１
１１には、上記図４の端子８１を介した参照ブロックＢ
ｐの画素値ｒが供給される。この画素値ｒは画素値格納
用レジスタ１６１を介して上記差分絶対値演算器１０５
の他方の入力端子に送られる。上記差分絶対値演算器１
０５の出力は、端子１６２から出力される。
【００７８】次に、上記図４，図５に示した回路構成を
用いて動きベクトル検出を実現するための制御方式につ
いて、図４，図５に示した回路構成を用いた動きベクト
ル検出制御のタイミングを示す図６を用いて説明する。
用いて動きベクトル検出を実現するための制御方式につ
いて、図４，図５に示した回路構成を用いた動きベクト
ル検出制御のタイミングを示す図６を用いて説明する。
【００７９】この図６に示すように、参照ブロックＢｐ
の画素値ｒは、１クロックサイクル毎に図４の各演算ユ
ニット１４０〜１５１の画素値格納用レジスタ１６１に
順次入力される。各演算ユニット１４０〜１５１の画素
値格納用レジスタ１６１は、当該入力された参照ブロッ
クＢｐの画素値ｒを１２クロックサイクル間保持する。
したがって、各演算ユニット１４０〜１５１は、１２ク
ロックサイクルの間、同一の参照ブロックＢｐの画素値
ｒについて演算を行うことになる。すなわち、参照ブロ
ックＢｐの画素値ｒについては、あるクロックサイクル
において、各演算ユニットが異なる画素値に対して演算
を行う。
の画素値ｒは、１クロックサイクル毎に図４の各演算ユ
ニット１４０〜１５１の画素値格納用レジスタ１６１に
順次入力される。各演算ユニット１４０〜１５１の画素
値格納用レジスタ１６１は、当該入力された参照ブロッ
クＢｐの画素値ｒを１２クロックサイクル間保持する。
したがって、各演算ユニット１４０〜１５１は、１２ク
ロックサイクルの間、同一の参照ブロックＢｐの画素値
ｒについて演算を行うことになる。すなわち、参照ブロ
ックＢｐの画素値ｒについては、あるクロックサイクル
において、各演算ユニットが異なる画素値に対して演算
を行う。
【００８０】また、候補ブロックＢｂの画素値ｃは、前
フレームＦｂの偶数カラムと奇数カラムの２つの領域に
分けられて、図４に示す２つの入力端子８０，８２から
各演算ユニット１４０〜１５１に一定の順序で順次入力
される。各演算ユニット１４０〜１５１では、図６に示
す順序で候補ブロックＢｂの画素値ｃが供給されるよう
に、演算ユニット内のマルチプレクサ１０４により２つ
の画素値ｃを適宜切り替える。このようにすることで、
候補ブロックＢｂの画素値ｃについては、図６に示すよ
うに、あるクロックサイクルにおいて、各演算ユニット
１４０〜１５１が２つの画素値ｃに対して演算を行う。
フレームＦｂの偶数カラムと奇数カラムの２つの領域に
分けられて、図４に示す２つの入力端子８０，８２から
各演算ユニット１４０〜１５１に一定の順序で順次入力
される。各演算ユニット１４０〜１５１では、図６に示
す順序で候補ブロックＢｂの画素値ｃが供給されるよう
に、演算ユニット内のマルチプレクサ１０４により２つ
の画素値ｃを適宜切り替える。このようにすることで、
候補ブロックＢｂの画素値ｃについては、図６に示すよ
うに、あるクロックサイクルにおいて、各演算ユニット
１４０〜１５１が２つの画素値ｃに対して演算を行う。
【００８１】さらに、各演算ユニット１４０〜１５１で
は、差分絶対値演算器１０５からの出力を、端子１６２
を介して出力し、図４のように、パイプライン接続した
加算器１２１〜１３１を用いて順次加算し、差分絶対値
和Ｄi,j を計算する。
は、差分絶対値演算器１０５からの出力を、端子１６２
を介して出力し、図４のように、パイプライン接続した
加算器１２１〜１３１を用いて順次加算し、差分絶対値
和Ｄi,j を計算する。
【００８２】上述したような制御を行うことにより、本
実施例においては、１クロックサイクル毎に図４の演算
回路の出力端子１３２から差分絶対値和Ｄi,j が出力さ
れるようになる。これらの差分絶対値和Ｄi,j を大小比
較することにより、動きベクトルＭＶx,y を求めること
ができる。
実施例においては、１クロックサイクル毎に図４の演算
回路の出力端子１３２から差分絶対値和Ｄi,j が出力さ
れるようになる。これらの差分絶対値和Ｄi,j を大小比
較することにより、動きベクトルＭＶx,y を求めること
ができる。
【００８３】上述のように、本発明実施例の第１〜第４
の演算回路によれば、参照ブロックＢｐの画素値ｒを保
持するレジスタが必要となる代わりに、従来の回路構成
では必要となっていた候補ブロックＢｂの画素値ｃを保
持するレジスタやマルチプレクサが不要になり、トータ
ルでハードウェア量が大幅に削減できる。すなわち、従
来の構成と本実施例とを比較すると、本実施例回路では
２３個の画素値格納用レジスタと６個のマルチプレクサ
を削減することが可能となる。また、削減できるハード
ウェア量は、参照ブロックＢｐのブロックサイズおよび
候補ブロックＢｂの数が増大するにつれて多くすること
が可能となる。例えば、参照ブロックＢｐのブロックサ
イズおよび候補ブロックＢｂの数が１６×１６画素及び
１６×１６個の場合には、従来例を適用した場合に比べ
て全体で４９６個の画素値格納用レジスタと２２４個の
マルチプレクサを削減できるようになる。
の演算回路によれば、参照ブロックＢｐの画素値ｒを保
持するレジスタが必要となる代わりに、従来の回路構成
では必要となっていた候補ブロックＢｂの画素値ｃを保
持するレジスタやマルチプレクサが不要になり、トータ
ルでハードウェア量が大幅に削減できる。すなわち、従
来の構成と本実施例とを比較すると、本実施例回路では
２３個の画素値格納用レジスタと６個のマルチプレクサ
を削減することが可能となる。また、削減できるハード
ウェア量は、参照ブロックＢｐのブロックサイズおよび
候補ブロックＢｂの数が増大するにつれて多くすること
が可能となる。例えば、参照ブロックＢｐのブロックサ
イズおよび候補ブロックＢｂの数が１６×１６画素及び
１６×１６個の場合には、従来例を適用した場合に比べ
て全体で４９６個の画素値格納用レジスタと２２４個の
マルチプレクサを削減できるようになる。
【００８４】また、本発明実施例演算回路によれば、差
分絶対値和Ｄi,j （或いは差分自乗和）が、１クロック
サイクル毎に各演算ユニットから出力されるようになっ
ているため、これらの差分絶対値和Ｄi,j （或いは差分
自乗和）の格納にシングルポートのメモリ（図示は省略
する）が使用できるようになる。したがって、演算ユニ
ット毎にレジスタを備える従来の回路構成と比較してハ
ードウェアが削減できる。
分絶対値和Ｄi,j （或いは差分自乗和）が、１クロック
サイクル毎に各演算ユニットから出力されるようになっ
ているため、これらの差分絶対値和Ｄi,j （或いは差分
自乗和）の格納にシングルポートのメモリ（図示は省略
する）が使用できるようになる。したがって、演算ユニ
ット毎にレジスタを備える従来の回路構成と比較してハ
ードウェアが削減できる。
【００８５】さらに、従来の回路構成では必要となって
いた動きベクトル検出開始時（フレームの先頭の参照ブ
ロックにおける動きベクトル検出時）における初期化操
作が、本実施例回路では不要となり、したがって制御回
路が簡略化されるようになる。
いた動きベクトル検出開始時（フレームの先頭の参照ブ
ロックにおける動きベクトル検出時）における初期化操
作が、本実施例回路では不要となり、したがって制御回
路が簡略化されるようになる。
【００８６】またさらに、本発明実施例の第３，第４の
演算回路によれば、パイプライン接続されている加算器
１２１〜１３１は、各演算ユニット１４０〜１５１の差
分絶対値演算器１０５（或いは差分自乗演算器）からの
出力とパイプライン前段の加算器からの出力とを加算す
るが、この際の演算語長は、従来の回路構成の演算器の
演算語長より一般に短くてよい。例えば、入力語長（差
分絶対値演算器或いは差分自乗演算器からの出力語長）
が８ビットで演算ユニット数が２５６個の場合、演算語
長が１６ビット必要となるのは、パイプライン最終段の
加算器のみである。他の加算器の演算語長は、パイプラ
イン前段の加算器からの出力語長（９〜１５ビット）に
応じて、９〜１５ビットしか必要としない。したがっ
て、パイプライン接続されている加算器のハードウェア
量は、従来の回路構成における累算器のハードウェア量
よりも削減できるようになる。
演算回路によれば、パイプライン接続されている加算器
１２１〜１３１は、各演算ユニット１４０〜１５１の差
分絶対値演算器１０５（或いは差分自乗演算器）からの
出力とパイプライン前段の加算器からの出力とを加算す
るが、この際の演算語長は、従来の回路構成の演算器の
演算語長より一般に短くてよい。例えば、入力語長（差
分絶対値演算器或いは差分自乗演算器からの出力語長）
が８ビットで演算ユニット数が２５６個の場合、演算語
長が１６ビット必要となるのは、パイプライン最終段の
加算器のみである。他の加算器の演算語長は、パイプラ
イン前段の加算器からの出力語長（９〜１５ビット）に
応じて、９〜１５ビットしか必要としない。したがっ
て、パイプライン接続されている加算器のハードウェア
量は、従来の回路構成における累算器のハードウェア量
よりも削減できるようになる。
【００８７】なお、上述した本発明実施例の第１〜第４
の演算回路では、参照ブロックＢｐのブロックサイズが
３×４画素で、候補ブロックＢｂの数もまた３×４個の
場合の動きベクトル検出処理について述べているが、参
照ブロックＢｐのブロックサイズと候補ブロックＢｂの
数が等しければ、どのような参照ブロックＢｐのブロッ
クサイズの動きベクトル検出処理についても実現可能で
ある。
の演算回路では、参照ブロックＢｐのブロックサイズが
３×４画素で、候補ブロックＢｂの数もまた３×４個の
場合の動きベクトル検出処理について述べているが、参
照ブロックＢｐのブロックサイズと候補ブロックＢｂの
数が等しければ、どのような参照ブロックＢｐのブロッ
クサイズの動きベクトル検出処理についても実現可能で
ある。
【００８８】
【発明の効果】上述のように、本発明によれば、参照ブ
ロックのサイズがＭ×Ｎで、候補ブロック数もまたＭ×
Ｎである場合に、画素値格納用レジスタとマルチプレク
サと差分絶対値演算器（或いは差分自乗演算器）と累算
器とからなる演算ユニットをＭ×Ｎ個有し、さらにその
演算ユニットをＭ×Ｎの行列状に配置して相互接続し、
参照ブロックおよび候補ブロックの画素値を一定の順序
で供給することにより、また、画素値格納用レジスタと
マルチプレクサと差分絶対値演算器（或いは差分自乗演
算器）とからなる演算ユニットをＭ×Ｎ個有し、さらに
その演算ユニットをＭ×Ｎの行列状に配置し、各演算ユ
ニットの出力を加算器を介してパイプライン接続して、
参照ブロックおよび候補ブロックの画素値を一定の順序
で差分絶対値演算器（或いは差分自乗演算器）に供給す
ることにより、候補ブロックの画素値をレジスタに格納
することなく差分絶対値和（或いは差分自乗和）の計算
を行うことができ、さらに各演算ユニットが１クロック
サイクル毎に順次差分絶対値和（或いは差分自乗和）を
出力することが可能となっている。したがって、本発明
の演算回路は、ハードウェア量の削減ができ、また動き
ベクトル検出処理開始時の初期化操作も不要となる。
ロックのサイズがＭ×Ｎで、候補ブロック数もまたＭ×
Ｎである場合に、画素値格納用レジスタとマルチプレク
サと差分絶対値演算器（或いは差分自乗演算器）と累算
器とからなる演算ユニットをＭ×Ｎ個有し、さらにその
演算ユニットをＭ×Ｎの行列状に配置して相互接続し、
参照ブロックおよび候補ブロックの画素値を一定の順序
で供給することにより、また、画素値格納用レジスタと
マルチプレクサと差分絶対値演算器（或いは差分自乗演
算器）とからなる演算ユニットをＭ×Ｎ個有し、さらに
その演算ユニットをＭ×Ｎの行列状に配置し、各演算ユ
ニットの出力を加算器を介してパイプライン接続して、
参照ブロックおよび候補ブロックの画素値を一定の順序
で差分絶対値演算器（或いは差分自乗演算器）に供給す
ることにより、候補ブロックの画素値をレジスタに格納
することなく差分絶対値和（或いは差分自乗和）の計算
を行うことができ、さらに各演算ユニットが１クロック
サイクル毎に順次差分絶対値和（或いは差分自乗和）を
出力することが可能となっている。したがって、本発明
の演算回路は、ハードウェア量の削減ができ、また動き
ベクトル検出処理開始時の初期化操作も不要となる。
【図１】動きベクトル検出処理を行う本発明実施例の第
１，第２の演算回路の全体構成を示すブロック回路図で
ある。
１，第２の演算回路の全体構成を示すブロック回路図で
ある。
【図２】本発明実施例の第１，第２の演算回路の演算ユ
ニットの具体的構成を示すブロック回路図である。
ニットの具体的構成を示すブロック回路図である。
【図３】本発明実施例の第１，第２の演算回路における
動きベクトル検出処理の制御のタイミングを説明するた
めの図である。
動きベクトル検出処理の制御のタイミングを説明するた
めの図である。
【図４】動きベクトル検出処理を行う本発明実施例の第
３，第４の演算回路の全体構成を示すブロック回路図で
ある。
３，第４の演算回路の全体構成を示すブロック回路図で
ある。
【図５】本発明実施例の第３，第４の演算回路の演算ユ
ニットの具体的構成を示すブロック回路図である。
ニットの具体的構成を示すブロック回路図である。
【図６】本発明実施例の第３，第４の演算回路における
動きベクトル検出処理の制御のタイミングを説明するた
めの図である。
動きベクトル検出処理の制御のタイミングを説明するた
めの図である。
【図７】動きベクトル検出処理の原理を示す図である。
【図８】参照ブロックのサイズが３×４画素で、候補ブ
ロックの数が３×４個の場合の動きベクトル検出処理を
説明するための図である。
ロックの数が３×４個の場合の動きベクトル検出処理を
説明するための図である。
【図９】従来の動きベクトル検出処理を行う演算回路の
全体構成を示すブロック回路図である。
全体構成を示すブロック回路図である。
【図１０】従来例回路の演算ユニットの具体的構成を示
すブロック回路図である。
すブロック回路図である。
【図１１】従来例回路のマルチプレクサ付き画素値格納
用レジスタの具体的構成を示すブロック回路図である。
用レジスタの具体的構成を示すブロック回路図である。
【図１２】従来の動きベクトル検出処理の制御のタイミ
ングを説明するための図である。
ングを説明するための図である。
９０〜１０１，１４０〜１５１・・・演算ユニット １０２，１６１・・・・・・・・・・画素値格納用レジ
スタ １０４・・・・・・・・・・・・・・マルチプレクサ １０５・・・・・・・・・・・・・・差分絶対値演算器 １０６・・・・・・・・・・・・・・累算器 １２１〜１３１・・・・・・・・・・加算器
スタ １０４・・・・・・・・・・・・・・マルチプレクサ １０５・・・・・・・・・・・・・・差分絶対値演算器 １０６・・・・・・・・・・・・・・累算器 １２１〜１３１・・・・・・・・・・加算器
Claims (10)
- 【請求項１】 参照ブロックのブロックサイズをＭ×Ｎ
画素とし、候補ブロックの個数をＭ×Ｎ個として、ブロ
ックマッチング法により全探索を行って動きベクトル検
出を行う演算回路であって、 上記参照ブロックの画素値と候補ブロックの画素値との
差分絶対値を計算し、この差分絶対値を累積して差分絶
対値和を求める演算ユニットをＭ×Ｎ個有すると共に、
当該演算ユニットをＭ×Ｎの行列状に配置して相互接続
し、参照ブロック及び候補ブロックの画素値を一定の順
序で供給することにより、動きベクトル検出処理を行う
ことを特徴とする演算回路。 - 【請求項２】 参照ブロックのブロックサイズをＭ×Ｎ
画素とし、候補ブロックの個数をＭ×Ｎ個として、ブロ
ックマッチング法で全探索を行って動きベクトル検出を
行う演算回路であって、 上記参照ブロックの画素値と候補ブロックの画素値との
差分自乗値を計算し、この差分自乗値を累積して差分自
乗和を求める演算ユニットをＭ×Ｎ個有すると共に、当
該演算ユニットをＭ×Ｎの行列状に配置して相互接続
し、参照ブロック及び候補ブロックの画素値を一定の順
序で供給することにより、動きベクトル検出処理を行う
ことを特徴とする演算回路。 - 【請求項３】 参照ブロックのブロックサイズをＭ×Ｎ
画素とし、候補ブロックの個数をＭ×Ｎ個として、ブロ
ックマッチング法により全探索を行って動きベクトル検
出を行う演算回路であって、 上記参照ブロックの画素値と候補ブロックの画素値との
差分絶対値を計算する演算ユニットをＭ×Ｎ個有すると
共に、当該演算ユニットをＭ×Ｎの行列状に配置し、さ
らに各演算ユニットの出力を加算器を介してパイプライ
ン接続し、参照ブロック及び候補ブロックの画素値を一
定の順序で差分絶対値演算することにより、動きベクト
ル検出処理を行うことを特徴とする演算回路。 - 【請求項４】 参照ブロックのブロックサイズをＭ×Ｎ
画素とし、候補ブロックの個数をＭ×Ｎ個として、ブロ
ックマッチング法で全探索を行って動きベクトル検出を
行う演算回路であって、 上記参照ブロックの画素値と候補ブロックの画素値との
差分自乗値を計算する演算ユニットをＭ×Ｎ個有すると
共に、当該演算ユニットをＭ×Ｎの行列状に配置し、さ
らに各演算ユニットの出力を加算器を介してパイプライ
ン接続し、参照ブロック及び候補ブロックの画素値を一
定の順序で差分自乗演算することにより、動きベクトル
検出処理を行うことを特徴とする演算回路。 - 【請求項５】 上記演算ユニットは、現フレームの参照
ブロックの画素値を順次格納するレジスタと、前フレー
ムの奇数カラムの候補ブロックの画素値と前フレームの
偶数カラムの候補ブロックの画素値を多重化するマルチ
プレクサと、上記レジスタとマルチプレクサの出力の差
分絶対値演算を行う差分絶対値演算器と、上記差分絶対
値演算器の出力を累積して差分絶対値和を求める累算器
とからなることを特徴とする請求項１記載の演算回路。 - 【請求項６】 上記演算ユニットは、現フレームの参照
ブロックの画素値を順次格納するレジスタと、前フレー
ムの奇数カラムの候補ブロックの画素値と前フレームの
偶数カラムの候補ブロックの画素値を多重化するマルチ
プレクサと、上記レジスタとマルチプレクサの出力の差
分自乗演算を行う差分自乗演算器と、上記差分自乗演算
器の出力を累積して差分自乗和を求める累算器とからな
ることを特徴とする請求項２記載の演算回路。 - 【請求項７】 上記演算ユニットは、現フレームの参照
ブロックの画素値を順次格納するレジスタと、前フレー
ムの奇数カラムの候補ブロックの画素値と前フレームの
偶数カラムの候補ブロックの画素値を多重化するマルチ
プレクサと、上記レジスタとマルチプレクサの出力の差
分絶対値演算を行う差分絶対値演算器とからなることを
特徴とする請求項３記載の演算回路。 - 【請求項８】 上記演算ユニットは、現フレームの参照
ブロックの画素値を順次格納するレジスタと、前フレー
ムの奇数カラムの候補ブロックの画素値と前フレームの
偶数カラムの候補ブロックの画素値を多重化するマルチ
プレクサと、上記レジスタとマルチプレクサの出力の差
分自乗演算を行う差分自乗演算器とからなることを特徴
とする請求項４記載の演算回路。 - 【請求項９】 上記Ｍ×Ｎ個の各演算ユニットでの全て
の候補ブロックについての参照ブロックとの差分絶対値
和を格納するメモリを有してなることを特徴とする請求
項１又は３記載の演算回路。 - 【請求項１０】 上記Ｍ×Ｎ個の各演算ユニットでの全
ての候補ブロックについての参照ブロックとの差分自乗
和を格納するメモリを有してなることを特徴とする請求
項２又は４記載の演算回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31116392A JPH06141304A (ja) | 1992-10-28 | 1992-10-28 | 演算回路 |
| US08/140,318 US6198771B1 (en) | 1992-10-28 | 1993-10-22 | Motion vector processing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31116392A JPH06141304A (ja) | 1992-10-28 | 1992-10-28 | 演算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06141304A true JPH06141304A (ja) | 1994-05-20 |
Family
ID=18013854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31116392A Withdrawn JPH06141304A (ja) | 1992-10-28 | 1992-10-28 | 演算回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6198771B1 (ja) |
| JP (1) | JPH06141304A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5929939A (en) * | 1995-04-18 | 1999-07-27 | Matsushita Electric Industrial Co., Ltd. | Correlation degree operation apparatus, parallel correlation degree operation apparatus and correlation degree operation method |
| JP2015114701A (ja) * | 2013-12-09 | 2015-06-22 | オリンパス株式会社 | 画像処理装置、画像処理方法、および撮像装置 |
| JP2015114702A (ja) * | 2013-12-09 | 2015-06-22 | オリンパス株式会社 | 画像処理装置、画像処理方法、および撮像装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11112991A (ja) * | 1997-10-08 | 1999-04-23 | Sharp Corp | 動きベクトル検出装置 |
| US7342964B2 (en) * | 2003-07-15 | 2008-03-11 | Lsi Logic Corporation | Multi-standard variable block size motion estimation processor |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2512894B2 (ja) | 1985-11-05 | 1996-07-03 | ソニー株式会社 | 高能率符号化／復号装置 |
| JP2670259B2 (ja) | 1985-11-29 | 1997-10-29 | ソニー株式会社 | 高能率符号化装置 |
| JP2508439B2 (ja) | 1987-05-29 | 1996-06-19 | ソニー株式会社 | 高能率符号化装置 |
| US4897720A (en) * | 1988-03-14 | 1990-01-30 | Bell Communications Research, Inc. | Circuit implementation of block matching algorithm |
| JP2900385B2 (ja) | 1988-12-16 | 1999-06-02 | ソニー株式会社 | フレーム化回路及び方法 |
| JPH0385884A (ja) | 1989-08-29 | 1991-04-11 | Sony Corp | 画像の動き検出回路 |
| US4937666A (en) * | 1989-12-04 | 1990-06-26 | Bell Communications Research, Inc. | Circuit implementation of block matching algorithm with fractional precision |
| JP3228927B2 (ja) * | 1990-09-20 | 2001-11-12 | 沖電気工業株式会社 | プロセッサエレメント、プロセッシングユニット、プロセッサ、及びその演算処理方法 |
| JPH04207788A (ja) | 1990-11-30 | 1992-07-29 | Sony Corp | 画像信号符号化装置及び方法 |
| EP0497586A3 (en) | 1991-01-31 | 1994-05-18 | Sony Corp | Motion detection circuit |
| JP2861462B2 (ja) | 1991-04-12 | 1999-02-24 | ソニー株式会社 | 動きベクトル検出装置 |
| JP3123130B2 (ja) | 1991-06-28 | 2001-01-09 | ソニー株式会社 | 動きベクトル検出装置 |
-
1992
- 1992-10-28 JP JP31116392A patent/JPH06141304A/ja not_active Withdrawn
-
1993
- 1993-10-22 US US08/140,318 patent/US6198771B1/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5929939A (en) * | 1995-04-18 | 1999-07-27 | Matsushita Electric Industrial Co., Ltd. | Correlation degree operation apparatus, parallel correlation degree operation apparatus and correlation degree operation method |
| JP2015114701A (ja) * | 2013-12-09 | 2015-06-22 | オリンパス株式会社 | 画像処理装置、画像処理方法、および撮像装置 |
| JP2015114702A (ja) * | 2013-12-09 | 2015-06-22 | オリンパス株式会社 | 画像処理装置、画像処理方法、および撮像装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6198771B1 (en) | 2001-03-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000104 |