JPH061460B2 - プロセッサ間通信方式 - Google Patents

Description

【発明の詳細な説明】 （技術分野） この発明はプロセッサ間のデータの転送方法に関する。

（背景技術） 従来データ処理を行なうプロセッサ間のデータの転送に
関しては、相手からのフラグを監視する命令の実行後に
データの転送命令を実行するため、必ず２命令のステッ
プを要していた。又転送のために直接メモリにアクセス
する方式においては、転送の有無の認識が出来ないとい
う欠点があった。

（発明の課題） 本発明は従来の技術の上記欠点を改善することを目的と
し、１命令実行ステップにて、データの転送を可能と
し、又プロセッサ間転送の認識を得、転送と同時に処理
の流れを変えられ、また先に命令の実行を開始したプロ
セッサが送信命令又は受信命令を繰り返し実行できるプ
ロセッサ間通信方法を提供する。

本発明によると、プロセッサ間転送命令と同時に動作す
るプログラムシーケンスコントロール機能がもうけられ
る。

（発明の構成および作用） 添付図面は本発明によるプロセッサ間通信システムの一
例のブロック図をしめす。

説明のためにNo.１プロセッサ１からNo.２プロセッサ２
へメモリ内容の転送を行なうものとし、それぞれ送信部
関連部及び受信部関連部のみを記している。初めに送信
命令実行時について説明する。

インストラクションレジスタ３に送信命令、RAMアドレ
ス（送信する内容のRAMアドレス）及びジャンプアドレ
スが書かれている。

送信命令４により送信表示F/F５をセットし、送信表示
信号６をNo.２プロセッサ２へ送出する。又送出命令の
終了タイミングに遅延回路７及び微分回路８を通し、相
手の受信表示F/F９をリセットするための信号を送出す
る。送信命令４は相手プロセッサの受信表示信号10との
論理積11によりシーケンス制御回路12を通し、アドレス
制御回路13を制御する。相手の受信表示信号10の状態に
より、シーケンス制御回路12にある順次アドレス又はジ
ャンプアドレス14の送出を行なう。送信命令４の信号及
びRAMアドレス信号15により指定アドレスからの読取り
が行なわれる。転送レジスタ16は送信命令４によりRAM
出力をラッチしプロセッサ間データ転送線17にデータ送
出を行なう。

次に受信命令実行時について説明する。

インストラクションレジスタ18には受信命令、書込アド
レス及びジャンプアドレスが書かれている。受信命令19
により受信表示F/F９を立て受信表示信号10を送出す
る。又受信命令の終了タイミングに遅延回路20、微分回
路21を通し、相手の送信表示F/F５をリセットするため
の信号22を送出する。受信命令19は相手プロセッサの送
信表示信号６との論理積23により、シーケンス制御回路
24を通しアドレス制御回路25を制御する。相手の送信表
示信号６の状態により、シーケンス制御回路24にある順
次アドレス又はジャンプアドレス26の送出を行なう。受
信命令19の信号及びRAMアドレス信号27により指定アド
レスへプロセッサ間データ転送線17の内容をゲート28を
通し書込むことができる。

ここで具体的なデータの送受動作を説明する。

今No.１プロセッサの送信命令が先着した場合、前述の
ごとくNo.１プロセッサは動作するがNo.２プロセッサに
受信命令が到着していない。このとき、ジャンプアドレ
スとして該送信命令自体のプログラムアドレスを指定し
ておくと送信命令を繰返し実施することができる。その
後No.２プロセッサに受信命令が到着すると送受プロセ
ッサはプログラムアドレスを順次に進めるとともに送信
RAMの指定アドレスのデータを転送することができる。
命令が終了する時点では両方の送信又は受信表示レジス
タはリセットされており次の命令待ちの状態となる。送
受信命令が連続する場合順次転送を行なうことができ
る。

一方受信命令が先着した場合にはNo.２プロセッサは前
述のごとく動作するが、No.１プロセッサに送信命令が
到着していないため、該受信命令自体のプログラムアド
レスを指定しておくと受信命令を繰返し実施することが
できる。その後No.１プロセッサに送信命令が到着する
と送受プロセッサはプログラムアドレスを順次進めると
ともに、受信RAMアドレスに転送データを書込むことが
できる。

同時に送受信命令が到着した場合には、もちろん即座に
転送が行なわれすぐに次の命令が実行可能となる。

上記説明では転送命令中にジャンプアドレスの指定フィ
ールドを設けたが、ジャンプアドレスを設けずシーケン
ス制御回路により順次アドレスを出力するか、現命令と
同一アドレスを出力するかの切り分けを行なうこともで
きる。

（発明の効果） この発明は以上説明したように１命令で相手プロセッサ
のデータの転送の有無を知るとともに、転送を行なうこ
とができるという利点がある。特に同一のクロックにて
動作する信号処理プロセッサのプロセッサ間通信におい
ては、処理の同期をとることができること及び適切に組
まれたプログラムによって最短の時間で通信が可能とな
る。

又転送命令中のジャンプアドレスとして送信命令、ある
いは受信命令自体のアドレスを指定することにより、先
に命令の実行を開始したプロセッサが送信命令又は受信
命令を繰り返し実行でき、各プロセッサの処理を有効に
コントロールすることもできる。

【図面の簡単な説明】

添付図面は本発明の実施例のブロック図である。 １…No.１プロセッサ ２…No.２プロセッサ ３…インストラクションレジスタ ４…送信命令 ５…送信表示F/F ６…送信表示信号 ７…遅延回路 ８…微分回路 ９…受信表示F/F 10…受信表示信号 11…論理積ゲート 12…シーケンス制御回路 13…アドレス制御回路 14…ジャンプアドレス信号 15…RAMアドレス信号 16…転送レジスタ 17…データ転送線 18…インストラクションレ
ジスタ 19…受信命令 20…遅延回路 21…微分回路 22…送信表示リセット信号 23…論理積ゲート 24…シーケンス制御回路 25…アドレス制御回路 26…ジャンプアドレス信号 27…RAMアドレス信号 28…論理積ゲート

───────────────────────────────────────────────────── フロントページの続き (72)発明者 新保 敦 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内 (56)参考文献 特開 昭60−159958（ＪＰ，Ａ)

Claims (1)

【特許請求の範囲】
1. 【請求項１】２台以上の相互に接続されるプロセッサ
   が、送信命令及び受信命令により相互の間でデータの転
   送を行うプロセッサ間通信方法において、 送信側のプロセッサのインストラクションレジスタに
   は、送信のための送信命令、ジャンプアドレス及びデー
   タ送信ＲＡＭアドレスの組が予め書き込まれ、 受信側のプロセッサのインストラクションレジスタに
   は、受信のための受信命令、ジャンプアドレス及びデー
   タ受信ＲＡＭアドレスの組が予め書き込まれ、 送信命令実行時、データ送信命令によって受信側のプロ
   セッサの受信状態の判定を行い、判定結果に応じて送信
   側のプロセッサのインストラクションレジスタ内のジャ
   ンプアドレスにより送信命令実行を繰り返し、受信側の
   プロセッサに受信命令が到着するとデータ送信ＲＡＭア
   ドレスを用いてデータの送信を行い、 受信命令実行時、データ受信命令によって送信側のプロ
   セッサの送信状態の判定を行い、判定結果に応じて受信
   側のプロセッサのインストラクションレジスタ内のジャ
   ンプアドレスにより受信命令実行を繰り返し、送信側の
   プロセッサに送信命令が到着するとデータ受信ＲＡＭア
   ドレスを用いてデータの受信を行い、 前記ジャンプアドレスとして自命令アドレスを指定する
   ことにより、各々単一の命令で送信命令実行あるいは受
   信命令実行を繰り返し行うことを特徴とするプロセッサ
   間通信方法。