JPH0615346U - デジタル信号変換回路 - Google Patents

Abstract

(57)【要約】 【目的】 位相差を一定に保つことができ、デジタル回
路が誤動することを防止することができる。 【構成】 入力信号を基準電圧と比較し、ロジックレベ
ルの信号に変換するコンパレータと、入力信号のピーク
電圧を検出するピークホールド回路と、ピークホールド
回路が得たピーク電圧を分圧し、コンパレータに基準電
圧として印加する分圧回路とを設け、基準電圧を入力信
号の振幅の変動に応じて得ることを特徴としている。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

入力信号をロジックレベルの信号に変換するデジタル信号変換回路に関し、更 に詳しくは、入力信号の振幅の変動に対しても位相差が一定のデジタル信号を得 ることのできるデジタル信号変換回路。

【０００２】

【従来の技術】

図３は、従来のデジタル信号変換回路の構成ブロック図である。図中、１はア ナログ信号が入力される入力端子、２はコンパレータで、反転入力端子にはスレ ッシュルドの基準電圧Ｖ_refが印加されていて、非反転入力端子にはアナログ信 号が印加されている。 Ｒは基準電圧Ｖ_refを設定する可変抵抗である。

【０００３】

【考案が解決しようとする課題】

このような従来のデジタル信号変換回路は、基準電圧Ｖ_refが一定になってい るために、入力信号の振幅に変動があると、コンパレータが出力するデジタル信 号に位相ズレが生じ、デジタル回路が誤動作するという欠点を有していた。

【０００４】 本考案は、このような点に鑑みてなされたもので、コンパレータに印加する基 準電圧を入力信号のピーク電圧に基づいて得るようにしたもので、入力信号の振 幅に変動がある場合であっても、位相差を一定に保つこともできるデジタル信号 変換回路を提供することを目的としている。

【０００５】

【課題を解決するための手段】

このような目的を達成するために本考案は、 入力信号を基準電圧と比較し、ロジックレベルの信号に変換するコンパレータ と、 前記入力信号のピーク電圧を検出するピークホールド回路と、 このピークホールド回路が得たピーク電圧を分圧し、前記コンパレータに基準 電圧として印加する分圧回路と、 を設け、前記基準電圧を前記入力信号の振幅の変動に応じて得ることを特徴と している。

【０００６】

【作用】

ピークホールド回路の検出したピーク電圧を分圧回路によって分圧し、基準電 圧としてコンパレータに出力する。コンパレータは、入力信号をこの基準電圧と 比較し、出力端よりロジックレベルの信号として出力する。

【０００７】

【実施例】

以下図面を用いて本考案の一実施例を詳細に説明する。図１は、本考案のデジ タル信号変換回路の一実施例を示した構成ブロック図である。図中、図３と同一 作用をするものは同一符号をつけて説明する。３はピークホールド回路、４は抵 抗Ｒ₁、Ｒ₂からなる分圧抵抗である。 分圧抵抗４は、ピークホールドが入力信号Ｖ_INから得たピーク電圧Ｖ_Pを分圧 し、コンパレータ２に基準電圧Ｖ_refとして出力する。

【０００８】 ピークホールド回路３において、３１は入力信号が非反転入力端子に印加され た第１の演算増幅器（入力アンプ）で、その出力はダイオードＤ₁を介して第２ の演算増幅器（バッファアンプ）３２の非反転入力端子に印加されている。 バッファアンプ３２の出力端は、分圧抵抗４に接続されると共に、自らの反転 入力端子に接続されている。

【０００９】 バッファアンプ３２の非反転入力端子は、抵抗Ｒ₀を介して共通電位点に接続 されると共に、ホールドコンデンサＣ₁を介して共通電位点に接続されている。 一方、入力アンプ３１の反転入力端子は、その出力端がダイオードＤ₂を介し て接続され、バッファアンプ３２の出力端が抵抗Ｒ₃を介して接続されている。

【００１０】 即ち、入力アンプ３１は、入力電圧Ｖ_INとホールドコンデンサＣ₁の端子電圧 Ｖ_Hとを比較し、端子電圧Ｖ_Hが入力電圧Ｖ_INと等しくなるようにホールドコンデ ンサＣ₁を充電する。従って、ホールドコンデンサＣ₁の端子電圧Ｖ_Hは、常に、 入力電圧Ｖ_INの最大値に追従して変化するようになる。

【００１１】 この端子電圧Ｖ_Hは、バッファアンプ３２を介し、出力電圧（ピーク電圧）Ｖ_P として分圧抵抗４に出力されると共に、Ｃ・Ｒの時定数によって抵抗Ｒ₀から放 電される。 分圧回路４は、ピークホールド回路３で得たピーク電圧Ｖ_Pを分圧し、コンパ レータ２の反転入力端子に基準電圧Ｖ_refとして印加する。 コンパレータ２は、非反転入力端子に入力されている入力信号とこの基準電圧 とを比較し、ロジックレベルの信号Ｖ_OUTに変換して出力端より出力する。

【００１２】 図２は、本考案のデジタル信号変換回路のタイムチャートで、（Ａ）は入力信 号Ｖ_IN、（Ｂ）はピークホールド回路の出力するピーク電圧Ｖ_P、（Ｃ）はコン パレータに印加される基準電圧Ｖ_ref、（Ｄ）はコンパレータの出力信号Ｖ_OUTで ある。 尚、ピークホールド回路の時定数Ｃ₁・Ｒ₀は、入力信号の周波数に対し充分に 大きいものとする。

【００１３】 入力信号は、時刻t₁で振幅電圧がＶ_mからＶ_nに変化する。これに伴い、ピーク ホールド回路の出力するピーク電圧Ｖ_Pは、Ｖ_mからＶ_nに変化する。 ピーク電圧Ｖ_Pは、分圧抵抗４で分圧され、基準電圧Ｖ_refとしてコンパレータ １に出力される。

【００１４】 基準電圧Ｖ_refは、時刻ｔ₁迄は、下式（１）のように与えられ、 Ｖ_ref＝｛Ｒ₂／（Ｒ₁＋Ｒ₂）｝・Ｖ_m （１） 時刻ｔ₁以降は、下式（２）のように与えられる。 Ｖ_ref＝｛Ｒ₂／（Ｒ₁＋Ｒ₂）｝・Ｖ_n （２）

【００１５】 入力信号Ｖ_INとコンパレータの出力Ｖ_OUTの位相差φは、下式（３）に示す関 係になっているから、 φ＝Ｓｉｎ^-1（Ｖ_ref／Ｖ_P） （３） 時刻ｔ₁の前後で位相差φは、（１）〜（３）式より、常にＳｉｎ^-1｛Ｒ₂／（ Ｒ₁＋Ｒ₂）｝の関係が成り立っていて、入力信号Ｖ_INの振幅電圧が変化しても位 相差φは、常に一定に保たれることが分かる。

【００１６】

【考案の効果】

以上詳細に説明したように本考案のデジタル信号変換回路は、コンパレータに 印加する基準電圧を入力信号のピーク電圧に基づいて得るようにしたもので、入 力信号の振幅に変動がある場合であっても、位相差を一定に保つこともでき、デ ジタル回路の誤動をなくすことができる。

【図面の簡単な説明】

【図１】本考案のデジタル信号変換回路の一実施例を示
した構成ブロック図である。

【図２】本考案のデジタル信号変換回路のタイムチャー
トである。

【図３】従来のデジタル信号変換回路の構成ブロック図
である。

【符号の説明】

３ ピークホールド回路 ３１ 入力アンプ ３２ バッファアンプ ４ 分圧抵抗

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 入力信号を基準電圧と比較し、ロジック
   レベルの信号に変換するコンパレータと、 前記入力信号のピーク電圧を検出するピークホールド回
   路と、 このピークホールド回路が得たピーク電圧を分圧し、前
   記コンパレータに基準電圧として印加する分圧回路と、 を設け、前記基準電圧を前記入力信号の振幅の変動に応
   じて得ることを特徴としたデジタル信号変換回路。