JPH0615877A - 印字ヘッド制御装置 - Google Patents
印字ヘッド制御装置Info
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- JPH0615877A JPH0615877A JP4172294A JP17229492A JPH0615877A JP H0615877 A JPH0615877 A JP H0615877A JP 4172294 A JP4172294 A JP 4172294A JP 17229492 A JP17229492 A JP 17229492A JP H0615877 A JPH0615877 A JP H0615877A
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Abstract
(57)【要約】
【目的】 ドットマトリクスプリンタの印字騒音低減に
有効な分散印字制御に関するものであり、印字性能の低
下を招くことなく、少ない回路で分散印字制御を実現す
る事を目的とするものである。 【構成】 印字データ遅延部は、複数のラッチが行列形
式に配置されたデータシフト部３７、データシフト部３
７を構成するラッチの保持叉は透過動作を制御するＯＲ
回路で構成される保持透過制御部３８、データシフト部
３７を構成するラッチの保持動作状態における保持デー
タを次段に転送する転送制御部３９より構成される。 【効果】 行列形式に配置された複数のＤ−ラッチの動
作を各々、保持叉は透過モードに設定する事で印字ピッ
チに最適な長さの遅延用シフトレジスタが構成可能とな
り、印字性能の低下を招くことなく、少ない回路で分散
印字制御を実現する。
有効な分散印字制御に関するものであり、印字性能の低
下を招くことなく、少ない回路で分散印字制御を実現す
る事を目的とするものである。 【構成】 印字データ遅延部は、複数のラッチが行列形
式に配置されたデータシフト部３７、データシフト部３
７を構成するラッチの保持叉は透過動作を制御するＯＲ
回路で構成される保持透過制御部３８、データシフト部
３７を構成するラッチの保持動作状態における保持デー
タを次段に転送する転送制御部３９より構成される。 【効果】 行列形式に配置された複数のＤ−ラッチの動
作を各々、保持叉は透過モードに設定する事で印字ピッ
チに最適な長さの遅延用シフトレジスタが構成可能とな
り、印字性能の低下を招くことなく、少ない回路で分散
印字制御を実現する。
Description
【０００１】
【産業上の利用分野】本発明は、ドットマトリクスプリ
ンタの印字ヘッド制御装置に関するものである。
ンタの印字ヘッド制御装置に関するものである。
【０００２】
【従来の技術】近年、ドットマトリクスプリンタにおい
て各ピンが同時に打点することによる騒音、電源の大容
量化や電磁力を利用する場合の磁気干渉などの回避及び
高密度実装化等のためにキャリッジに搭載され、キャリ
ッジの移動方向に直交する方向に対してピンを傾斜して
配列した印字ヘッドのピン列の各々のピンに対応した駆
動信号を供給し印字をおこなわせる分散印字ヘッドが用
いられ、分散印字ヘッドの印字ヘッド制御装置が使用さ
れている。
て各ピンが同時に打点することによる騒音、電源の大容
量化や電磁力を利用する場合の磁気干渉などの回避及び
高密度実装化等のためにキャリッジに搭載され、キャリ
ッジの移動方向に直交する方向に対してピンを傾斜して
配列した印字ヘッドのピン列の各々のピンに対応した駆
動信号を供給し印字をおこなわせる分散印字ヘッドが用
いられ、分散印字ヘッドの印字ヘッド制御装置が使用さ
れている。
【０００３】以下従来の印字ヘッド制御装置について説
明する。図１において、１は中央処理装置（以下、ＣＰ
Ｕと略称する。）、２は各装置間のインターフェースを
受け持つ入出力部（以下、Ｉ／Ｏ部と略称する。）、３
は文字フォント読みだし専用メモリー（以下、文字フォ
ントＲＯＭと略称する。）である。
明する。図１において、１は中央処理装置（以下、ＣＰ
Ｕと略称する。）、２は各装置間のインターフェースを
受け持つ入出力部（以下、Ｉ／Ｏ部と略称する。）、３
は文字フォント読みだし専用メモリー（以下、文字フォ
ントＲＯＭと略称する。）である。
【０００４】４は発振器、５、６は発振器４より発生す
る基本クロックａにより駆動され、ＣＰＵ１からの文字
の品位を切り替える印字モードデータｂ１，ｂ２を計数
開始として、ピン列を構成する第１列目のピンの駆動周
期タイミング信号ｃ１、ドット間遅延タイミング信号ｃ
２を出力するタイマである。７はタイマ５の出力信号ｃ
１の変化点検出回路である。８は変化点検出回路７の検
出信号ｄ２をデータとしタイマ６の出力ｅ２をシフトク
ロックとするシフトレジスタである。９、１０はシフト
レジスタ８の出力ｅ１をＣＰＵ１からの通電パルス幅デ
ータｂ３，ｂ４で選択するセレクタである。１１、１２
はセレクタ９、１０の出力信号ｆ１，ｆ２を入力データ
とし、タイマ６の出力信号ｃ２をクロックとするシフト
レジスタである。
る基本クロックａにより駆動され、ＣＰＵ１からの文字
の品位を切り替える印字モードデータｂ１，ｂ２を計数
開始として、ピン列を構成する第１列目のピンの駆動周
期タイミング信号ｃ１、ドット間遅延タイミング信号ｃ
２を出力するタイマである。７はタイマ５の出力信号ｃ
１の変化点検出回路である。８は変化点検出回路７の検
出信号ｄ２をデータとしタイマ６の出力ｅ２をシフトク
ロックとするシフトレジスタである。９、１０はシフト
レジスタ８の出力ｅ１をＣＰＵ１からの通電パルス幅デ
ータｂ３，ｂ４で選択するセレクタである。１１、１２
はセレクタ９、１０の出力信号ｆ１，ｆ２を入力データ
とし、タイマ６の出力信号ｃ２をクロックとするシフト
レジスタである。
【０００５】１３、１４はＣＰＵ１からの通電パルス幅
補正データｂ５，ｂ６とタイマ６の計数値ｇとの一致信
号ｃ３，ｃ４を出力する比較器である。
補正データｂ５，ｂ６とタイマ６の計数値ｇとの一致信
号ｃ３，ｃ４を出力する比較器である。
【０００６】１５、１６、１７はシフトレジスタ８、１
１、１２の出力信号ｅ１，ｅ２，ｅ３をＣＰＵ１からの
文字品位を切り替える印字モードデータｂ７，及び印字
ヘッドの移動方向制御信号ｂ８による選択信号ｈ１，ｈ
２，ｈ３を出力する分配器である。
１、１２の出力信号ｅ１，ｅ２，ｅ３をＣＰＵ１からの
文字品位を切り替える印字モードデータｂ７，及び印字
ヘッドの移動方向制御信号ｂ８による選択信号ｈ１，ｈ
２，ｈ３を出力する分配器である。
【０００７】１８、１９は分配器１６、１７の出力信号
ｈ２，ｈ３と比較器１３、１４の出力信号ｃ３，ｃ４と
の論理積を行うＡＮＤ回路である。
ｈ２，ｈ３と比較器１３、１４の出力信号ｃ３，ｃ４と
の論理積を行うＡＮＤ回路である。
【０００８】２０はＣＰＵ１からの印字データｂ９を保
持するラッチである。２１、２２は変化点検出回路７の
検出信号ｄによりＣＰＵ１の印字データｂ９を保持する
ラッチ２０の出力ｉ１を１ドット列分の１データ期間遅
延させたデータｈ２，データｈ２を１データ期間遅延さ
せたデータｉ３を出力するフリップフロップで構成され
ているラッチ部である。
持するラッチである。２１、２２は変化点検出回路７の
検出信号ｄによりＣＰＵ１の印字データｂ９を保持する
ラッチ２０の出力ｉ１を１ドット列分の１データ期間遅
延させたデータｈ２，データｈ２を１データ期間遅延さ
せたデータｉ３を出力するフリップフロップで構成され
ているラッチ部である。
【０００９】２３はデータｉ１，ｉ２，ｉ３をＣＰＵ１
からのセレクト信号ｂ１０によってセレクトするデータ
セレクタ、２４はデータセレクタ２３のセレクトデータ
ｉ４を変化点検出器７の出力信号ｄによって同期保持す
るフリップフロップで構成されているラッチ、２５はラ
ッチ２４の保持している印字データｉ５と分配器１５の
分配タイミング信号ｈ１との論理積をとるＡＮＤ回路で
ある。
からのセレクト信号ｂ１０によってセレクトするデータ
セレクタ、２４はデータセレクタ２３のセレクトデータ
ｉ４を変化点検出器７の出力信号ｄによって同期保持す
るフリップフロップで構成されているラッチ、２５はラ
ッチ２４の保持している印字データｉ５と分配器１５の
分配タイミング信号ｈ１との論理積をとるＡＮＤ回路で
ある。
【００１０】２６、２７はＡＮＤ回路２５の出力信号ｓ
をセット信号とし、ＡＮＤ回路１８、１９の出力信号ｒ
１，ｒ２をそれぞれリセット信号として動作し、全ピン
のタイミング信号ｇ１，ｇ２を生成する各々１２個のセ
ットリセットラッチ部（以下、Ｓ−Ｒラッチ部と略称す
る。）２８はヘッドドライバーでＳ−Ｒラッチ部２６、
２７の出力ｇ１，ｇ２によりヘッド２９を駆動する。
をセット信号とし、ＡＮＤ回路１８、１９の出力信号ｒ
１，ｒ２をそれぞれリセット信号として動作し、全ピン
のタイミング信号ｇ１，ｇ２を生成する各々１２個のセ
ットリセットラッチ部（以下、Ｓ−Ｒラッチ部と略称す
る。）２８はヘッドドライバーでＳ−Ｒラッチ部２６、
２７の出力ｇ１，ｇ２によりヘッド２９を駆動する。
【００１１】図２ａはヘッドドライバ２０の１ピン分の
回路図、図２ｂはヘッドドライバ２０を駆動する信号の
タイミングチャートである。図２ａにおいてヘッドコイ
ル２１の両端にはトランジスタ２２、２３、及びダイオ
ード２４が接続されており、トランジスタ２２のエミッ
タには電源、ベースは抵抗器２５を介してトランジスタ
２６のコレクタに接続されている。トランジスタ２３の
エミッタは接地されている。
回路図、図２ｂはヘッドドライバ２０を駆動する信号の
タイミングチャートである。図２ａにおいてヘッドコイ
ル２１の両端にはトランジスタ２２、２３、及びダイオ
ード２４が接続されており、トランジスタ２２のエミッ
タには電源、ベースは抵抗器２５を介してトランジスタ
２６のコレクタに接続されている。トランジスタ２３の
エミッタは接地されている。
【００１２】以上の様に構成された印字ヘッド制御装置
について以下その動作を説明する。図３は印字ヘッド制
御装置が制御するヘッドの代表的なピン列のパターンで
ある。図３のピン列のパターンにおいて、キャリッジの
移動方向を軸として隣合うピン間隔はＬ＊ｎ（ただしｎ
は０を含む整数である）となっている。以下図３ａにお
いてヘッドのピン列のパターンは２４ピンのうち奇数ピ
ンを第１列、偶数ピンを第２列とし、同１列のピンが同
時に駆動される事がないようそれぞれの列の１２ピンの
うちピンＮとピン（Ｎ＋２）が１／１２０＊１／１２イ
ンチ印字方向にずれている。ここで１／１２０インチは
文字のドット間隔である。第１列と第２列におけるピン
Ｎとピン（Ｎ＋１）は以下の説明では同一タイミングで
駆動されるようにしている即ち第１列と第２列の印字方
向の間隔は１／１２０インチの整数倍となっている。
について以下その動作を説明する。図３は印字ヘッド制
御装置が制御するヘッドの代表的なピン列のパターンで
ある。図３のピン列のパターンにおいて、キャリッジの
移動方向を軸として隣合うピン間隔はＬ＊ｎ（ただしｎ
は０を含む整数である）となっている。以下図３ａにお
いてヘッドのピン列のパターンは２４ピンのうち奇数ピ
ンを第１列、偶数ピンを第２列とし、同１列のピンが同
時に駆動される事がないようそれぞれの列の１２ピンの
うちピンＮとピン（Ｎ＋２）が１／１２０＊１／１２イ
ンチ印字方向にずれている。ここで１／１２０インチは
文字のドット間隔である。第１列と第２列におけるピン
Ｎとピン（Ｎ＋１）は以下の説明では同一タイミングで
駆動されるようにしている即ち第１列と第２列の印字方
向の間隔は１／１２０インチの整数倍となっている。
【００１３】図４ａは分散タイミング生成部の出力信号
ｇ１の２４ピン分のタイミングを示したタイミングチャ
ート、図４ｂは分散タイミング生成部の出力信号ｇ２の
２４ピン分のタイミングを示したタイミングチャートで
ある。Ｔ１は１ドットを印字する基本サイクル、Ｔ２は
図２ａのトランジスタ３０のＯＮ時間、Ｔ３は図２ａの
トランジスタ３１のＯＮ時間、Ｔ５はピン毎の遅延時間
である。分散タイミング生成部はこれらの各ピン、各ト
ランジスタに対応する計２４種の基本サイクルの信号を
生成する。
ｇ１の２４ピン分のタイミングを示したタイミングチャ
ート、図４ｂは分散タイミング生成部の出力信号ｇ２の
２４ピン分のタイミングを示したタイミングチャートで
ある。Ｔ１は１ドットを印字する基本サイクル、Ｔ２は
図２ａのトランジスタ３０のＯＮ時間、Ｔ３は図２ａの
トランジスタ３１のＯＮ時間、Ｔ５はピン毎の遅延時間
である。分散タイミング生成部はこれらの各ピン、各ト
ランジスタに対応する計２４種の基本サイクルの信号を
生成する。
【００１４】図５は分散タイミング生成部のタイミング
を示したタイミングチャートである。タイマ５はヘッド
の印字インターバルＴ１を１／２周期とする信号ｃ１を
生成する。変化点検出器７は信号ｃ１の変化点を検出
し、タイマ６をリセットする信号ｄ１とシフトレジスタ
８の入力信号ｄ２を生成する。タイマ６はＴ５＝Ｔ１／
ｎ（ただしｎは整数）なる周期の信号ｃ２を生成する。
以下、説明ではｎ＝１２としてある。
を示したタイミングチャートである。タイマ５はヘッド
の印字インターバルＴ１を１／２周期とする信号ｃ１を
生成する。変化点検出器７は信号ｃ１の変化点を検出
し、タイマ６をリセットする信号ｄ１とシフトレジスタ
８の入力信号ｄ２を生成する。タイマ６はＴ５＝Ｔ１／
ｎ（ただしｎは整数）なる周期の信号ｃ２を生成する。
以下、説明ではｎ＝１２としてある。
【００１５】信号ｄ１によりタイマ６はタイマ５と瞬時
に同期する。信号ｄ２はシフトレジスタ８により信号ｃ
２をシフトクロックとして順次遅延され、信号ｅ１−１
からｅ１−１２までの１２ビットのタイミング信号を出
力する。これらの出力においてｅ１−ｎに対してのｅ１
−（ｎ＋１）はＴ５時間遅延した信号となっている。
（ただし ｎ＝１，２，、，１１）セレクタ９はシフト
レジスタ８の出力ｅ１−１からｅ１−１２の中から Ｔ２／Ｔ５＝ｍ＋余り（Ｔ６） （ただし ｍは整
数） なるｅ１−ｍ番目を選択する。
に同期する。信号ｄ２はシフトレジスタ８により信号ｃ
２をシフトクロックとして順次遅延され、信号ｅ１−１
からｅ１−１２までの１２ビットのタイミング信号を出
力する。これらの出力においてｅ１−ｎに対してのｅ１
−（ｎ＋１）はＴ５時間遅延した信号となっている。
（ただし ｎ＝１，２，、，１１）セレクタ９はシフト
レジスタ８の出力ｅ１−１からｅ１−１２の中から Ｔ２／Ｔ５＝ｍ＋余り（Ｔ６） （ただし ｍは整
数） なるｅ１−ｍ番目を選択する。
【００１６】シフトレジスタ９の出力はシフトレジスタ
８の出力ｅ１−ｎからＴ５＊ｍ遅延した信号ｅ２−ｎと
なっている。セレクタ１０、シフトレジスタ１２の動作
もセレクタ９、シフトレジスタ１１のそれぞれと同じ機
能を有する。
８の出力ｅ１−ｎからＴ５＊ｍ遅延した信号ｅ２−ｎと
なっている。セレクタ１０、シフトレジスタ１２の動作
もセレクタ９、シフトレジスタ１１のそれぞれと同じ機
能を有する。
【００１７】分配器１５、１６、１７はそれぞれｅ１−
ｎ、ｅ２−ｎ，ｅ３−ｎ番目の信号がピン列を構成する
どのピンに分配されるかを選択する。以下、説明ではｎ
番目の信号がピンの２ｎ−１番目と２ｎ番目に分配され
ている。
ｎ、ｅ２−ｎ，ｅ３−ｎ番目の信号がピン列を構成する
どのピンに分配されるかを選択する。以下、説明ではｎ
番目の信号がピンの２ｎ−１番目と２ｎ番目に分配され
ている。
【００１８】ＡＮＤ回路２５により印字データとＡＮＤ
されたセット信号ｓ−１からｓ−１２によりＳ−Ｒラッ
チ部２６、２７のＳ−Ｒラッチを順次セットする。ＡＮ
Ｄ回路１８は信号ｅ２−ｎ（ｓ−ｎよりＴ５＊ｍ遅延し
ている）と比較器１３の出力信号Ｔ６とをＡＮＤしたリ
セット信号Ｒ−ｎを出力する。ここで比較器１３の出力
信号Ｔ６はヘッド通電時間Ｔ２をタイマ６の出力信号Ｔ
５で割ったときの余りとなるよう設定される。ＡＮＤ回
路１９、比較器１４の動作もＡＮＤ回路１８、比較器１
３のそれぞれと同じ機能を有する。
されたセット信号ｓ−１からｓ−１２によりＳ−Ｒラッ
チ部２６、２７のＳ−Ｒラッチを順次セットする。ＡＮ
Ｄ回路１８は信号ｅ２−ｎ（ｓ−ｎよりＴ５＊ｍ遅延し
ている）と比較器１３の出力信号Ｔ６とをＡＮＤしたリ
セット信号Ｒ−ｎを出力する。ここで比較器１３の出力
信号Ｔ６はヘッド通電時間Ｔ２をタイマ６の出力信号Ｔ
５で割ったときの余りとなるよう設定される。ＡＮＤ回
路１９、比較器１４の動作もＡＮＤ回路１８、比較器１
３のそれぞれと同じ機能を有する。
【００１９】Ｓ−Ｒラッチ部のセットリセットフリップ
フロップはＡＮＤ回路１５の出力信号にＳ−ｎでセット
され、ＡＮＤ回路１８、１９のリセット信号Ｒ１−ｎ，
Ｒ２−ｎでそれぞれリセットされる。即ち、Ｓ−Ｒラッ
チ部の出力信号ｇ１−ｎをえる。
フロップはＡＮＤ回路１５の出力信号にＳ−ｎでセット
され、ＡＮＤ回路１８、１９のリセット信号Ｒ１−ｎ，
Ｒ２−ｎでそれぞれリセットされる。即ち、Ｓ−Ｒラッ
チ部の出力信号ｇ１−ｎをえる。
【００２０】以上は、印字モードが１／１２０インチド
ットピッチに対する説明であったが、たとえば印字モー
ドが１／２４０インチドットピッチの場合Ｔ５＝Ｔ１／
６となり、これにともないセレクタ９、１０の選択、及
びＴ６の値の変化する。
ットピッチに対する説明であったが、たとえば印字モー
ドが１／２４０インチドットピッチの場合Ｔ５＝Ｔ１／
６となり、これにともないセレクタ９、１０の選択、及
びＴ６の値の変化する。
【００２１】タイマ６、比較器１３、１４、セレクタ
９、１０ではＣＰＵ１からの設定信号ｂ２，ｂ３，ｂ
４，ｂ５，ｂ６によりＴ５，ｍ，Ｔ６を決定する。
９、１０ではＣＰＵ１からの設定信号ｂ２，ｂ３，ｂ
４，ｂ５，ｂ６によりＴ５，ｍ，Ｔ６を決定する。
【００２２】図６は印字データ合成部３９のタイミング
チャートである。印字モードにはたとえば印字ドット間
隔が１／３６０インチのものがあるが、ヘッドのドット
パターン間隔は１／１２０インチなので、１／１２０イ
ンチを１２分割する分散タイミングはＣＰＵ１からの印
字ドット間隔が１／３６０インチの印字データｉ１の３
データ分にまたがる。こういった印字モードに対応する
ためには、まずデータｉ１に対してｉ２、ｉ３、の様に
それぞれ１データ、２データ期間遅延させたデータを
得、データセレクタ２３に入力し、ＣＰＵ１からのセレ
クト信号ｂ１０によってセレクトされたデータｉ４を得
るようにする。図６の場合、ピン１−８、ピン９−１
６、ピン１７−２４のそれぞれの印字データがｉ１、ｉ
２、ｉ３、に対応している。ここで印字データ間隔が１
／１２０インチ固定の場合はこのデータセレクタ２３及
びラッチ部２１、２２は必要ない。データセレクタ２３
の出力はラッチ部２４に入力された２４ピンの各ピンそ
れぞれの印字データが図５に示す変化点検出信号ｄ１に
よってラッチされる。さらにこの２４ビットのラッチさ
れた各ピンのデータｉ５と分散タイミング信号ｈ１のＡ
ＮＤをＡＮＤ回路２５でとることによりＳ−Ｒラッチ部
２６、２７のセットリセットフリップフロップをセット
する信号ｓを得る。
チャートである。印字モードにはたとえば印字ドット間
隔が１／３６０インチのものがあるが、ヘッドのドット
パターン間隔は１／１２０インチなので、１／１２０イ
ンチを１２分割する分散タイミングはＣＰＵ１からの印
字ドット間隔が１／３６０インチの印字データｉ１の３
データ分にまたがる。こういった印字モードに対応する
ためには、まずデータｉ１に対してｉ２、ｉ３、の様に
それぞれ１データ、２データ期間遅延させたデータを
得、データセレクタ２３に入力し、ＣＰＵ１からのセレ
クト信号ｂ１０によってセレクトされたデータｉ４を得
るようにする。図６の場合、ピン１−８、ピン９−１
６、ピン１７−２４のそれぞれの印字データがｉ１、ｉ
２、ｉ３、に対応している。ここで印字データ間隔が１
／１２０インチ固定の場合はこのデータセレクタ２３及
びラッチ部２１、２２は必要ない。データセレクタ２３
の出力はラッチ部２４に入力された２４ピンの各ピンそ
れぞれの印字データが図５に示す変化点検出信号ｄ１に
よってラッチされる。さらにこの２４ビットのラッチさ
れた各ピンのデータｉ５と分散タイミング信号ｈ１のＡ
ＮＤをＡＮＤ回路２５でとることによりＳ−Ｒラッチ部
２６、２７のセットリセットフリップフロップをセット
する信号ｓを得る。
【００２３】ヘッドドライバ２８では、図２に示すよう
にまずｇ１，ｇ２を両方ｈｉｇｈにするとトランジスタ
３０、３１がＯＮになりヘッドコイル２９に電流Ｉが流
れ時定数にしたがって上昇する。次にｇ１をｌｏｗにす
ると３０がＯＦＦになりダイオード３２からヘッドコイ
ル２９へ電流が流れ込む。つぎにｇ２をｌｏｗにすると
電流は徐々にゼロになる。この様に電磁力で駆動される
ワイヤドットプリンタはワイヤを高速かつ低消費電力で
駆動するためにヘッドコイル両端をスイッチングする２
段駆動になっておりｇ１，ｇ２、２種類のタイミングの
ヘッド駆動信号により駆動される。
にまずｇ１，ｇ２を両方ｈｉｇｈにするとトランジスタ
３０、３１がＯＮになりヘッドコイル２９に電流Ｉが流
れ時定数にしたがって上昇する。次にｇ１をｌｏｗにす
ると３０がＯＦＦになりダイオード３２からヘッドコイ
ル２９へ電流が流れ込む。つぎにｇ２をｌｏｗにすると
電流は徐々にゼロになる。この様に電磁力で駆動される
ワイヤドットプリンタはワイヤを高速かつ低消費電力で
駆動するためにヘッドコイル両端をスイッチングする２
段駆動になっておりｇ１，ｇ２、２種類のタイミングの
ヘッド駆動信号により駆動される。
【００２４】
【発明が解決しようとする課題】しかしながら前記従来
の構成では、ＣＰＵ１によりセットされる印字データを
複数の印字ピッチに対応させるデータセレクタ２３が複
雑な構成となる。
の構成では、ＣＰＵ１によりセットされる印字データを
複数の印字ピッチに対応させるデータセレクタ２３が複
雑な構成となる。
【００２５】
【課題を解決するための手段】本発明は前記問題点を解
決するため、キャリッジに登載され、前記キャリッジの
移動方向に直交する方向に対して傾斜をつけた印字ヘッ
ドのピン列の各々のピンに対応した駆動信号を供給し印
字をおこなわせる印字ヘッド制御装置であって、前記ピ
ン列の傾斜を補正するとなり合うピン毎の駆動信号タイ
ミング生成部と前記ピン列の傾斜を補正するとなり合う
ピン毎の印字データ遅延を行う複数のラッチが行列形式
に配置された第１のデータシフト部と前記第１のデータ
シフト部を構成するラッチの動作を保持叉は透過動作に
制御する第１の保持透過制御手段と前記第１のデータシ
フト部を構成する前記ラッチの保持動作状態における保
持データを次段に転送する第１の転送制御部を備えた。
決するため、キャリッジに登載され、前記キャリッジの
移動方向に直交する方向に対して傾斜をつけた印字ヘッ
ドのピン列の各々のピンに対応した駆動信号を供給し印
字をおこなわせる印字ヘッド制御装置であって、前記ピ
ン列の傾斜を補正するとなり合うピン毎の駆動信号タイ
ミング生成部と前記ピン列の傾斜を補正するとなり合う
ピン毎の印字データ遅延を行う複数のラッチが行列形式
に配置された第１のデータシフト部と前記第１のデータ
シフト部を構成するラッチの動作を保持叉は透過動作に
制御する第１の保持透過制御手段と前記第１のデータシ
フト部を構成する前記ラッチの保持動作状態における保
持データを次段に転送する第１の転送制御部を備えた。
【００２６】
【作用】本発明は前記した構成により、ピン列の傾斜を
補正するとなり合うピン毎の印字データ遅延をデータセ
レクタを用いる事なく少ない回路で構成できる。
補正するとなり合うピン毎の印字データ遅延をデータセ
レクタを用いる事なく少ない回路で構成できる。
【００２７】
【実施例】ピン列の傾斜を補正するとなり合うピン毎の
駆動信号タイミング生成部の構成は従来例と同一のため
同一符号を付し説明を省略する。
駆動信号タイミング生成部の構成は従来例と同一のため
同一符号を付し説明を省略する。
【００２８】図１０は、本発明の１実施例における印字
データ遅延部のブロック図である。図１０において、３
７は複数のラッチが行列形式に配置されたデータシフト
部、３８はデータシフト部３７を構成するラッチの保持
叉は透過動作を制御するＯＲ回路で構成される保持透過
制御部、３９はデータシフト部３７を構成するラッチの
保持動作状態における保持データを次段に転送する転送
制御部である。
データ遅延部のブロック図である。図１０において、３
７は複数のラッチが行列形式に配置されたデータシフト
部、３８はデータシフト部３７を構成するラッチの保持
叉は透過動作を制御するＯＲ回路で構成される保持透過
制御部、３９はデータシフト部３７を構成するラッチの
保持動作状態における保持データを次段に転送する転送
制御部である。
【００２９】図１１は、データシフト部３７のラッチと
保持透過制御部３８のＯＲの基本接続構成でありＬＴ
１，ＬＴ２，ＬＴ３はＤ−ラッチ、ＯＲ１，ＯＲ２，Ｏ
Ｒ３はＯＲ回路である。
保持透過制御部３８のＯＲの基本接続構成でありＬＴ
１，ＬＴ２，ＬＴ３はＤ−ラッチ、ＯＲ１，ＯＲ２，Ｏ
Ｒ３はＯＲ回路である。
【００３０】ｉ１はＣＰＵ１により出力される印字デー
タ，ｉ４は遅延印字データ、Ｓ１，Ｓ２，Ｓ３は保持透
過制御部の制御出力、ｔは転送制御部のパルス出力，ｇ
は図１のタイマ６のカウント値、ｄ１は図１の変化点検
出７の変化点検出信号、ｂ１０はＣＰＵ１により出力さ
れる印字ピッチデータである。
タ，ｉ４は遅延印字データ、Ｓ１，Ｓ２，Ｓ３は保持透
過制御部の制御出力、ｔは転送制御部のパルス出力，ｇ
は図１のタイマ６のカウント値、ｄ１は図１の変化点検
出７の変化点検出信号、ｂ１０はＣＰＵ１により出力さ
れる印字ピッチデータである。
【００３１】以上のように構成された印字データ遅延部
について以下その動作を説明する。データシフト部３７
を構成するラッチはＤ−ラッチであり、制御端子Ｇに入
力される信号論理が１の時はラッチの入力端子Ｄに入力
された信号が出力端子Ｑに現れ、０の時は出力端子Ｑの
信号論理は保持される。
について以下その動作を説明する。データシフト部３７
を構成するラッチはＤ−ラッチであり、制御端子Ｇに入
力される信号論理が１の時はラッチの入力端子Ｄに入力
された信号が出力端子Ｑに現れ、０の時は出力端子Ｑの
信号論理は保持される。
【００３２】図１１のようにＤ−ラッチを接続し各Ｄ−
ラッチの制御端子Ｇに図１３に示す制御信号Ｓ３−１，
Ｓ２−１，Ｓ１−１を入力する事で、ラッチＬＴ１，Ｌ
Ｔ２はシフトレジスタとして動作し、ラッチＬＴ３は入
力データを出力にバイパスするため、３個の連続して接
続されたＤ−ラッチが２段のシフトレジスタとして機能
する。
ラッチの制御端子Ｇに図１３に示す制御信号Ｓ３−１，
Ｓ２−１，Ｓ１−１を入力する事で、ラッチＬＴ１，Ｌ
Ｔ２はシフトレジスタとして動作し、ラッチＬＴ３は入
力データを出力にバイパスするため、３個の連続して接
続されたＤ−ラッチが２段のシフトレジスタとして機能
する。
【００３３】ＯＲ１，ＯＲ２，ＯＲ３に入力される信号
Ｔ−１，Ｔ−２，Ｔ−３時間軸上で互いに重なることの
ないパルス信号で、図１１の構成においてはＴ−３，Ｔ
−２，Ｔ−１の順に入力される。
Ｔ−１，Ｔ−２，Ｔ−３時間軸上で互いに重なることの
ないパルス信号で、図１１の構成においてはＴ−３，Ｔ
−２，Ｔ−１の順に入力される。
【００３４】信号ｂ１０−１，ｂ１０−２，ｂ１０−３
はＯＲ回路の入力になっており、図１３においては信号
ｂ１０−３は論理１に設定され、信号ｂ１０−１，ｂ１
０−２は論理０に設定されている。
はＯＲ回路の入力になっており、図１３においては信号
ｂ１０−３は論理１に設定され、信号ｂ１０−１，ｂ１
０−２は論理０に設定されている。
【００３５】上記は３個のＤ−ラッチが接続されている
場合の説明であるが、Ｄ−ラッチとＯＲ回路と時間軸上
で互いに重なることのないパルス信号を図１１のように
構成する事で、Ｎ個のＤ−ラッチを用いてＭ個のシフト
レジスタが構成可能となり、かつＭが容易に設定可能で
ある事から、Ｎを越えない任意の長さの可変調シフトレ
ジスタが構成可能である（ＮおよびＭは１以上の整数、
かつＮ＞Ｍとする）。
場合の説明であるが、Ｄ−ラッチとＯＲ回路と時間軸上
で互いに重なることのないパルス信号を図１１のように
構成する事で、Ｎ個のＤ−ラッチを用いてＭ個のシフト
レジスタが構成可能となり、かつＭが容易に設定可能で
ある事から、Ｎを越えない任意の長さの可変調シフトレ
ジスタが構成可能である（ＮおよびＭは１以上の整数、
かつＮ＞Ｍとする）。
【００３６】前記キャリッジの移動方向に直交する方向
に対して傾斜をつけた印字ヘッドのピン列の傾斜と印字
ピッチとの関係は従来技術の説明で詳細したように分散
印字データを印字ピッチに応じて最適に遅延する必要が
ある。
に対して傾斜をつけた印字ヘッドのピン列の傾斜と印字
ピッチとの関係は従来技術の説明で詳細したように分散
印字データを印字ピッチに応じて最適に遅延する必要が
ある。
【００３７】行列形式に配置された複数のＤ−ラッチの
動作を各々、保持叉は透過モードに設定する事で印字ピ
ッチに最適な長さの遅延用シフトレジスタが構成可能と
なる。
動作を各々、保持叉は透過モードに設定する事で印字ピ
ッチに最適な長さの遅延用シフトレジスタが構成可能と
なる。
【００３８】
【発明の効果】以上のように本発明は、キャリッジに登
載され、前記キャリッジの移動方向に直交する方向に対
して傾斜をつけた印字ヘッドのピン列の各々のピンに対
応した駆動信号を供給し印字をおこなわせる印字ヘッド
制御装置であって、前記ピン列の傾斜を補正するとなり
合うピン毎の駆動信号タイミング生成部と前記ピン列の
傾斜を補正するとなり合うピン毎の印字データ遅延を行
う複数のラッチが行列形式に配置された第１のデータシ
フト部と前記第１のデータシフト部を構成するラッチの
動作を保持叉は透過動作に制御する第１の保持透過制御
手段と前記第１のデータシフト部を構成する前記ラッチ
の保持動作状態における保持データを次段に転送する第
１の転送制御部を備えたことにより、ピン列の傾斜を補
正するとなり合うピン毎の印字データ遅延をデータセレ
クタを用いる事なく少ない回路で構成する事が可能とな
る。
載され、前記キャリッジの移動方向に直交する方向に対
して傾斜をつけた印字ヘッドのピン列の各々のピンに対
応した駆動信号を供給し印字をおこなわせる印字ヘッド
制御装置であって、前記ピン列の傾斜を補正するとなり
合うピン毎の駆動信号タイミング生成部と前記ピン列の
傾斜を補正するとなり合うピン毎の印字データ遅延を行
う複数のラッチが行列形式に配置された第１のデータシ
フト部と前記第１のデータシフト部を構成するラッチの
動作を保持叉は透過動作に制御する第１の保持透過制御
手段と前記第１のデータシフト部を構成する前記ラッチ
の保持動作状態における保持データを次段に転送する第
１の転送制御部を備えたことにより、ピン列の傾斜を補
正するとなり合うピン毎の印字データ遅延をデータセレ
クタを用いる事なく少ない回路で構成する事が可能とな
る。
【図１】従来の印字ヘッド制御装置のブロック図
【図２】（ａ）ヘッドドライバ２８の１ピン分の回路図 （ｂ）ヘッドドライバ２８を駆動する信号のタイミング
チャート
チャート
【図３】本発明の印字ヘッド制御装置が制御するヘッド
のピン列のパターン図
のピン列のパターン図
【図４】（ａ）分散タイミング生成部の出力信号ｇの２
４ピン分のタイミングを示したタイミングチャート （ｂ）分散タイミング生成部の出力信号ｆの２４ピン分
のタイミングを示したタイミングチャート
４ピン分のタイミングを示したタイミングチャート （ｂ）分散タイミング生成部の出力信号ｆの２４ピン分
のタイミングを示したタイミングチャート
【図５】分散タイミング生成部３５のタイミングチャー
ト
ト
【図６】印字データ合成部のタイミングチャート
【図７】印字の騒音値を示す図
【図８】（ａ）従来の２４ピンワイヤドットヘッドのピ
ン列のパターン図 （ｂ），（ｃ）傾斜したヘッドのピン列のパターン図
ン列のパターン図 （ｂ），（ｃ）傾斜したヘッドのピン列のパターン図
【図９】２４ピンワイヤドットヘッドの駆動タイミング
チャート
チャート
【図１０】本発明の１実施例における印字データ遅延部
のブロック図
のブロック図
【図１１】印字データ遅延部の基本構成図
【図１２】Ｄ−ラッチの動作説明図
【図１３】印字データ遅延部のタイミングチャート
１ 中央処理装置 ２ 入出力部 ３ 文字フォント読みだし専用メモリ ４ 発振器 ５，６ タイマ ７ 変化点検出器 ８，１１，１２ シフトレジスタ ９，１０ セレクタ １３，１４ 比較器 １５，１６，１７ 分配器 １８，１９，２５ ＡＮＤ回路 ２０，２１，２２，２４ ラッチ部 ２３ データセレクタ ２６，２７ Ｓ−Ｒラッチ部 ２８ ヘッドドライバ ２９ ヘッドコイル ３０，３１，３４ トランジスタ ３２ ダイオード ３３ 抵抗器 ３５ 分散タイミング生成部 ３６ 印字データ遅延部 ３７ データシフト部 ３８ 保持透過制御部 ３９ 転送制御部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9211−2Ｃ Ｂ４１Ｊ 3/10 １１４ Ｒ
Claims (3)
- 【請求項１】キャリッジに登載され、前記キャリッジの
移動方向に直交する方向に対して傾斜をつけた印字ヘッ
ドのピン列の各々のピンに対応した駆動信号を供給し印
字をおこなわせる印字ヘッド制御装置であって、前記ピ
ン列の傾斜を補正するとなり合うピン毎の駆動信号タイ
ミング生成部と前記ピン列の傾斜を補正するとなり合う
ピン毎の印字データ遅延を行う複数のラッチが行列形式
に配置された第１のデータシフト部と前記第１のデータ
シフト部を構成するラッチの動作を保持叉は透過動作に
制御する第１の保持透過制御手段と前記第１のデータシ
フト部を構成する前記ラッチの保持動作状態における保
持データを次段に転送する第１の転送制御部を備えたこ
とを特徴とする印字ヘッド制御装置。 - 【請求項２】前記第１のデータシフト部が複数のフォン
トや単位長さあたりの文字の数の変更に対応して変化す
ることを特徴とする請求項１記載の印字ヘッド制御装
置。 - 【請求項３】前記ピン列の傾斜が隣合うピン間で前記キ
ャリッジの移動方向で最小制御量及びその整数倍である
ことを特徴とする請求項１記載の印字ヘッド制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4172294A JPH0615877A (ja) | 1992-06-30 | 1992-06-30 | 印字ヘッド制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4172294A JPH0615877A (ja) | 1992-06-30 | 1992-06-30 | 印字ヘッド制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0615877A true JPH0615877A (ja) | 1994-01-25 |
Family
ID=15939265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4172294A Pending JPH0615877A (ja) | 1992-06-30 | 1992-06-30 | 印字ヘッド制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0615877A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0640083A (ja) * | 1992-07-23 | 1994-02-15 | Matsushita Electric Ind Co Ltd | 印字ヘッド制御装置 |
| WO2003016064A1 (fr) * | 2001-08-10 | 2003-02-27 | Sanyo Electric Co., Ltd. | Ci attaqueur et tete d'impression optique |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS527631A (en) * | 1975-07-08 | 1977-01-20 | Omron Tateisi Electronics Co | Dot printer |
| JPS6141559A (ja) * | 1984-08-03 | 1986-02-27 | Usac Electronics Ind Co Ltd | ドツトマトリツクスプリンタ |
| JPH02235665A (ja) * | 1989-03-10 | 1990-09-18 | Nec Corp | 印字ヘッド制御回路 |
| JPH02301452A (ja) * | 1989-05-16 | 1990-12-13 | Nec Corp | 印字方式 |
| JPH03106671A (ja) * | 1989-09-21 | 1991-05-07 | Koufu Nippon Denki Kk | 印字ヘッド |
| JPH03222767A (ja) * | 1990-01-30 | 1991-10-01 | Hitachi Ltd | ドットパターン出力制御装置 |
-
1992
- 1992-06-30 JP JP4172294A patent/JPH0615877A/ja active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS527631A (en) * | 1975-07-08 | 1977-01-20 | Omron Tateisi Electronics Co | Dot printer |
| JPS6141559A (ja) * | 1984-08-03 | 1986-02-27 | Usac Electronics Ind Co Ltd | ドツトマトリツクスプリンタ |
| JPH02235665A (ja) * | 1989-03-10 | 1990-09-18 | Nec Corp | 印字ヘッド制御回路 |
| JPH02301452A (ja) * | 1989-05-16 | 1990-12-13 | Nec Corp | 印字方式 |
| JPH03106671A (ja) * | 1989-09-21 | 1991-05-07 | Koufu Nippon Denki Kk | 印字ヘッド |
| JPH03222767A (ja) * | 1990-01-30 | 1991-10-01 | Hitachi Ltd | ドットパターン出力制御装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0640083A (ja) * | 1992-07-23 | 1994-02-15 | Matsushita Electric Ind Co Ltd | 印字ヘッド制御装置 |
| WO2003016064A1 (fr) * | 2001-08-10 | 2003-02-27 | Sanyo Electric Co., Ltd. | Ci attaqueur et tete d'impression optique |
| US7126622B2 (en) | 2001-08-10 | 2006-10-24 | Sanyo Electric Co., Ltd. | Drive IC and optical print head |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Effective date: 20040826 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
| A131 | Notification of reasons for refusal |
Effective date: 20040907 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050517 |