JPH06181578A - １水平期間遅延回路 - Google Patents
１水平期間遅延回路Info
- Publication number
- JPH06181578A JPH06181578A JP33410992A JP33410992A JPH06181578A JP H06181578 A JPH06181578 A JP H06181578A JP 33410992 A JP33410992 A JP 33410992A JP 33410992 A JP33410992 A JP 33410992A JP H06181578 A JPH06181578 A JP H06181578A
- Authority
- JP
- Japan
- Prior art keywords
- ccd
- circuit
- video
- fsc
- stages
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Processing Of Color Television Signals (AREA)
Abstract
(57)【要約】
【目的】ＣＣＤとＦｓｃを用いた１Ｈ遅延回路におい
て、ＣＣＤにビデオ方式の情報を与えてそのビデオ方式
の１Ｈに合う様にＣＣＤの段数を切り替えることにより
回路を簡略化すること。 【構成】映像ブロック５から出力される各Ｆｓｃを用い
てＣＣＤ２に入力されるビデオ方式の情報によりＣＣＤ
の段数を切り換えることにより各ビデオ方式に最適な１
Ｈ遅延信号を得ることができる。 【効果】１Ｈ期間の異なるビデオ信号の場合専用のクロ
ック回路が必要であったが、Ｆｓｃを利用出来るため回
路削減となる。
て、ＣＣＤにビデオ方式の情報を与えてそのビデオ方式
の１Ｈに合う様にＣＣＤの段数を切り替えることにより
回路を簡略化すること。 【構成】映像ブロック５から出力される各Ｆｓｃを用い
てＣＣＤ２に入力されるビデオ方式の情報によりＣＣＤ
の段数を切り換えることにより各ビデオ方式に最適な１
Ｈ遅延信号を得ることができる。 【効果】１Ｈ期間の異なるビデオ信号の場合専用のクロ
ック回路が必要であったが、Ｆｓｃを利用出来るため回
路削減となる。
Description
【０００１】
【産業上の利用分野】本発明はＶＴＲやビデオディスク
の１Ｈ遅延回路に係り、特に１Ｈの異なる複数のビデオ
信号を扱うマルチシステムＶＴＲ（以下マルチＶＴＲと
略す）に好適な１Ｈ遅延回路に関する。
の１Ｈ遅延回路に係り、特に１Ｈの異なる複数のビデオ
信号を扱うマルチシステムＶＴＲ（以下マルチＶＴＲと
略す）に好適な１Ｈ遅延回路に関する。
【０００２】
【従来の技術】従来の回路は、例えば実開昭６２−１８
３４７７号公報に記載のような構成になっており、遅延
回路の遅延時間を変化させる為にクロック周波数を変化
させていた。
３４７７号公報に記載のような構成になっており、遅延
回路の遅延時間を変化させる為にクロック周波数を変化
させていた。
【０００３】
【発明が解決しようとする課題】上記従来技術ではＰＡ
Ｌ，ＮＴＳＣの様に、１Ｈ遅延時間の異なるビデオ信号
に最適な１Ｈ遅延信号を得る為に、図２に示す様にＰＡ
Ｌ用のＣＣＤブロック２（５６５段）を用いた場合ＣＣ
Ｄに入力されるクロックはＰＡＬの場合、映像ブロック
５よりＦｓｃ（ｆ＝４．４３ＭＨｚ）が出力されスイッ
チ８で切り替えて２てい倍回路６を通ったのちＣＣＤ２
に入力される、ここでこの遅延時間Ｔは、
Ｌ，ＮＴＳＣの様に、１Ｈ遅延時間の異なるビデオ信号
に最適な１Ｈ遅延信号を得る為に、図２に示す様にＰＡ
Ｌ用のＣＣＤブロック２（５６５段）を用いた場合ＣＣ
Ｄに入力されるクロックはＰＡＬの場合、映像ブロック
５よりＦｓｃ（ｆ＝４．４３ＭＨｚ）が出力されスイッ
チ８で切り替えて２てい倍回路６を通ったのちＣＣＤ２
に入力される、ここでこの遅延時間Ｔは、
【０００４】
【数１】Ｔ（sec）＝ＣＣＤ段数（565段）／（２×Ｆｓ
ｃ）（Hz）＋Δｔ Δｔ＝回路の遅延時間（ここでは約０．３μｓ） で表せる。この数１にＦｓｃ＝４．４３ＭＨｚを代入す
るとＰＡＬ用１Ｈ遅延回路（遅延時間＝約６４μｓ）と
して動作する。
ｃ）（Hz）＋Δｔ Δｔ＝回路の遅延時間（ここでは約０．３μｓ） で表せる。この数１にＦｓｃ＝４．４３ＭＨｚを代入す
るとＰＡＬ用１Ｈ遅延回路（遅延時間＝約６４μｓ）と
して動作する。
【０００５】次にＮＴＳＣの場合、映像ブロック５から
のＦｓｃ（ｆ＝３．５８ＭＨｚ）を用いた場合、数１に
代入するとＴ＝約７９μｓとなりＮＴＳＣの１Ｈ（約６
３．５μｓ）とならない為、従来技術ではＮＴＳＣ用ク
ロック発生器７でＮＴＳＣの１Ｈになるように色副搬送
波のＮ倍の周波数とは異なるクロック（ｆ＝約４．４７
ＭＨｚ）を作りスイッチ８で切り替えて２てい倍回路６
を通ったのちＣＣＤ２に入力していた。このようにクロ
ック発生器を構成する必要があり回路が複雑となった。
のＦｓｃ（ｆ＝３．５８ＭＨｚ）を用いた場合、数１に
代入するとＴ＝約７９μｓとなりＮＴＳＣの１Ｈ（約６
３．５μｓ）とならない為、従来技術ではＮＴＳＣ用ク
ロック発生器７でＮＴＳＣの１Ｈになるように色副搬送
波のＮ倍の周波数とは異なるクロック（ｆ＝約４．４７
ＭＨｚ）を作りスイッチ８で切り替えて２てい倍回路６
を通ったのちＣＣＤ２に入力していた。このようにクロ
ック発生器を構成する必要があり回路が複雑となった。
【０００６】本発明の目的は、各種のビデオ方式に対応
した色副搬送波のＮ倍のクロックを使用する事より、新
たなクロック発生器を必要とせず、回路を簡単にし、か
つ各方式に最適な１Ｈ遅延信号を得ることにある。
した色副搬送波のＮ倍のクロックを使用する事より、新
たなクロック発生器を必要とせず、回路を簡単にし、か
つ各方式に最適な１Ｈ遅延信号を得ることにある。
【０００７】
【課題を解決するための手段】上記目的に対し、ＣＣＤ
とＦｓｃを用いた１Ｈ遅延回路において、ＣＣＤにビデ
オ方式の情報を与えてそのビデオ方式の１Ｈに合う様に
ＣＣＤの段数を切り替えることにより回路を簡略化する
ものである。
とＦｓｃを用いた１Ｈ遅延回路において、ＣＣＤにビデ
オ方式の情報を与えてそのビデオ方式の１Ｈに合う様に
ＣＣＤの段数を切り替えることにより回路を簡略化する
ものである。
【０００８】
【作用】１Ｈ遅延回路は、ＣＣＤとクロックにより構成
されており、その遅延時間は、ＣＣＤの段数とクロック
周波数で、決定されるものである。そこで、本発明によ
ると映像ブロックのＦｓｃをクロックとして利用できる
ため回路が簡略になる。
されており、その遅延時間は、ＣＣＤの段数とクロック
周波数で、決定されるものである。そこで、本発明によ
ると映像ブロックのＦｓｃをクロックとして利用できる
ため回路が簡略になる。
【０００９】
【実施例】以下本発明の一実施例を図１を用いてＰＡ
Ｌ，ＮＴＳＣ方式を例にとって説明する。映像入力端子
１より映像信号が入力され、ＣＣＤブロック２に供給さ
れる。このＣＣＤブロック２により、１Ｈ遅延信号を作
るものであるが、その遅延時間は、クロック周波数と、
ＣＣＤの段数で決定される。
Ｌ，ＮＴＳＣ方式を例にとって説明する。映像入力端子
１より映像信号が入力され、ＣＣＤブロック２に供給さ
れる。このＣＣＤブロック２により、１Ｈ遅延信号を作
るものであるが、その遅延時間は、クロック周波数と、
ＣＣＤの段数で決定される。
【００１０】まずＰＡＬ方式の場合を説明する、ビデオ
方式入力端子４にＰＡＬの情報が入力されるこの情報は
映像ブロック５とＣＣＤブロック２に入力される、映像
ブロック５ではＰＡＬ方式の信号処理を行ないＦｓｃ＝
４．４３ＭＨｚを出力し、２てい倍回路６を通りＣＣＤ
ブロック２に入力される、一方ＣＣＤブロック２ではＰ
ＡＬの情報を受け内部のＣＣＤの段数をＰＡＬの１Ｈに
合う様に切り替え（５６５段）ＰＡＬの１Ｈ遅延信号を
出力する。この段数は数１より
方式入力端子４にＰＡＬの情報が入力されるこの情報は
映像ブロック５とＣＣＤブロック２に入力される、映像
ブロック５ではＰＡＬ方式の信号処理を行ないＦｓｃ＝
４．４３ＭＨｚを出力し、２てい倍回路６を通りＣＣＤ
ブロック２に入力される、一方ＣＣＤブロック２ではＰ
ＡＬの情報を受け内部のＣＣＤの段数をＰＡＬの１Ｈに
合う様に切り替え（５６５段）ＰＡＬの１Ｈ遅延信号を
出力する。この段数は数１より
【００１１】
【数２】ＣＣＤ段数＝（１Ｈ−Δｔ）×２×Ｆｓｃ となる。次にＮＴＳＣ方式の場合を説明する、ビデオ方
式入力端子４にＮＴＳＣの情報が入力されるこの情報は
映像ブロック５とＣＣＤブロック２に入力される、映像
ブロック５ではＮＴＳＣ方式の信号処理を行ないＦｓｃ
＝３．５８ＭＨｚを出力し、２てい倍回路６を通りＣＣ
Ｄブロック２に入力される、一方ＣＣＤブロック２では
ＮＴＳＣの情報を受け内部のＣＣＤの段数をＮＴＳＣの
１Ｈに合う様に切り替え（４５２段）ＮＴＳＣの１Ｈ遅
延信号を出力する、この様にして映像出力端子３より、
ＮＴＳＣ，ＰＡＬ両方式に最適な１Ｈ遅延信号を得るこ
とができる。
式入力端子４にＮＴＳＣの情報が入力されるこの情報は
映像ブロック５とＣＣＤブロック２に入力される、映像
ブロック５ではＮＴＳＣ方式の信号処理を行ないＦｓｃ
＝３．５８ＭＨｚを出力し、２てい倍回路６を通りＣＣ
Ｄブロック２に入力される、一方ＣＣＤブロック２では
ＮＴＳＣの情報を受け内部のＣＣＤの段数をＮＴＳＣの
１Ｈに合う様に切り替え（４５２段）ＮＴＳＣの１Ｈ遅
延信号を出力する、この様にして映像出力端子３より、
ＮＴＳＣ，ＰＡＬ両方式に最適な１Ｈ遅延信号を得るこ
とができる。
【００１２】又世界の放送方式にはＰＡＬ，ＮＴＳＣの
ほかにＭ−ＰＡＬ（Ｆｓｃ＝３．５７５６１１ＭＨｚ，
１Ｈ＝約６３．５μｓ）、Ｎ−ＰＡＬ（Ｆｓｃ＝３．５
８２０５６ＭＨｚ，１Ｈ＝約６４μｓ）などが有る、こ
れらの場合も同様に映像ブロックから出力される各Ｆｓ
ｃを用いてＣＣＤに入力されるビデオ方式の情報により
ＣＣＤの段数を切り換えることにより各方式に最適な１
Ｈ遅延信号を得ることができる。
ほかにＭ−ＰＡＬ（Ｆｓｃ＝３．５７５６１１ＭＨｚ，
１Ｈ＝約６３．５μｓ）、Ｎ−ＰＡＬ（Ｆｓｃ＝３．５
８２０５６ＭＨｚ，１Ｈ＝約６４μｓ）などが有る、こ
れらの場合も同様に映像ブロックから出力される各Ｆｓ
ｃを用いてＣＣＤに入力されるビデオ方式の情報により
ＣＣＤの段数を切り換えることにより各方式に最適な１
Ｈ遅延信号を得ることができる。
【００１３】
【発明の効果】本発明によれば、従来の様に１Ｈ期間の
異なるビデオ信号の場合専用のクロック回路が必要であ
ったが、各ビデオ方式に必ず存在するＦｓｃを利用出来
るため非常に簡単な回路構成となる。
異なるビデオ信号の場合専用のクロック回路が必要であ
ったが、各ビデオ方式に必ず存在するＦｓｃを利用出来
るため非常に簡単な回路構成となる。
【図１】本発明の一実施例のブロックダイアグラムであ
る。
る。
【図２】従来のブロックダイアグラムである。
１…映像入力端子、２…ＣＣＤブロック、３…映像出力
端子、４…ビデオ方式入力端子、５…映像ブロック、６
…２てい倍回路、７…ＮＴＳＣ用クロック発生器。
端子、４…ビデオ方式入力端子、５…映像ブロック、６
…２てい倍回路、７…ＮＴＳＣ用クロック発生器。
Claims (1)
- 【請求項１】電荷結合端子（以下ＣＣＤと略す）と電荷
転送用クロック（以下クロックと略す）回路より成る１
水平期間遅延回路において、色副搬送波（以下Ｆｓｃと
略す）のＮ倍をクロックとして利用し、クロックの周波
数に対応させて、ＣＣＤの段数を変化できる回路を設け
たことを特徴とする１水平期間遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33410992A JPH06181578A (ja) | 1992-12-15 | 1992-12-15 | １水平期間遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33410992A JPH06181578A (ja) | 1992-12-15 | 1992-12-15 | １水平期間遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06181578A true JPH06181578A (ja) | 1994-06-28 |
Family
ID=18273629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33410992A Pending JPH06181578A (ja) | 1992-12-15 | 1992-12-15 | １水平期間遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06181578A (ja) |
-
1992
- 1992-12-15 JP JP33410992A patent/JPH06181578A/ja active Pending
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