JPH03793Y2 - - Google Patents

Description

【考案の詳細な説明】 〔考案の属する技術分野〕 本考案は、中間端子付の遅延素子から得られる
遅延信号を多目的に利用し、信号処理回路を簡略
化した映像信号再生装置に関するものである。

〔従来技術の説明〕

従来、遅延素子は、ある信号を一定時間遅らせ
るための素子として使用されており、一般に知ら
れている素子としては、CCD，BBD遅延素子、
ガラス遅延素子等がある。この様な遅延素子は、
遅延回路を多く必要とする映像信号処理回路に使
われている。例えば、１水平走査期間（これを以
下1Hと略す）おきに交互に、Ｒ−Ｙ信号、Ｂ−
Ｙ信号があるようなラインシーケンシヤルな色差
信号を持つ映像信号を磁気媒体に記録する記録再
生装置について考えてみると、Ｒ−Ｙ信号、Ｂ−
Ｙ信号を1H毎に同時出力させるための回路や、
フイールド信号をフレーム信号に変換するフイー
ルドフレーム変換回路等に遅延素子が必要とな
る。

第１図は、1Hおきに交互にＲ−Ｙ信号、Ｂ−
Ｙ信号が表われるようなラインシーケンシヤルな
色差信号を1H毎に同時化するための従来例を示
す構成ブロツク図である。

ラインシーケンシヤルな色差信号は、1Hおき
にしかＲ−Ｙ信号とＢ−Ｙ信号がないため、例え
ばＲ−Ｙ信号のない1Hでは、前の1HのＲ−Ｙ信
号を1H遅延させて、Ｂ−Ｙ信号とＲ−Ｙ信号を
同時出力し、また、Ｂ−Ｙ信号のない1Hでも同
様にしてＢ−Ｙ信号とＲ−Ｙ信号を同時出力す
る。

すなわち、第１図において、入力端子１に与え
られるラインシーケンシヤルな色差信号は、
1HDLに印加されるとともに、スイツチ２，３に
入力される。スイツチ２，３は、駆動回路７から
の駆動パルスによつて、1H毎に入力端子１から
の信号と、1HDL６を通つた1H遅延信号とを交
互に切換えて出力端子４，５に取り出すもので、
各出力端子４，５には、Ｒ−Ｙ信号、Ｂ−Ｙ信号
がそれぞれ連続して得られる。

第２図は、フイールド繰返し信号をフレーム信
号に変換するフイールドフレーム変換回路の従来
例を示す構成ブロツク図である。

フレーム信号では、奇フイールド偶フイールド
で、0.5Hの信号のずれを設ける必要がある。そ
れ故に、この回路においては、入力端子８からの
フイールド信号を、0.5HDL１１で遅らせ、この
0.5HDL１１からの信号と、入力端子８に印加さ
れるフイールド信号とを、駆動回路１２によつて
駆動されるスイツチ９によりフイールド毎に切り
換えて、出力端子１０に出力信号（フレーム信
号）を得るようにしている。

この様に、映像信号処理回路においては、遅延
回路を多く必要とし、各回路ごとに遅延素子を使
用する場合、全体回路としては多くの遅延素子が
必要で、回路が複雑かつ部品コストも高くなる欠
点があつた。

〔本考案の目的〕

本考案はこのような欠点に鑑みてなされたもの
で、中間出力端子を有する遅延素子を多目的に利
用することによつて、部品数を減少せしめ、回路
を簡略化し、コストを低減することを目的とす
る。

〔実施例の説明〕

第３図は、本考案において用いられる中間出力
端子を有するCCD遅延素子の一例を示す構成ブ
ロツク図である。この例では455ビツトのCCD１
５，１６を２段継続接続させて構成したもので、
入力端子１３に印加された信号は、455ビツト
CCD１５を通つて遅延した信号が中間出力端子
１８より出力されるとともに、各CCD１５，１
６（合計で910ビツト）を通つて遅延した信号が
出力端子１７から出力される。

ここで、各CCD１５，１６を駆動するクロツ
ク信号は端子１４に印加されるが、このクロツク
が、NTSC方式の色副搬送波周波数fsc（3.58M
Hz）の２倍の周波数（２・fsc）であるものとす
れば、中間出力端子１８から1H分遅延した信号
が、また出力端子１７から2H分遅延した信号が
それぞれ得られる。また、端子１４に印加するク
ロツク信号を４・fscとすれば、中間出力端子１
８からは0.5H遅延した信号が、出力端子１７か
らは1H分遅延した信号がそれぞれ得られる。

第４図は本考案に係る回路の一例を示す構成ブ
ロツク図で、第１図に示した色差信号を1H毎に
同時化するための回路と、第２図に示したフイー
ルドフレーム変換回路の両方の機能を有する。

すなわち、第４図において、スイツチ２５，２
６（第１のスイツチ手段）と、1HDL２１，２７
でＲ−Ｙ信号、Ｂ−Ｙ信号を1H毎に同時出力さ
せるための回路を構成し、スイツチ２２，２９
（第２のスイツチ手段）と、1HDL２１，２７で
フイールドフレーム変換回路を構成している。

この回路では、Ｒ−Ｙ信号、Ｂ−Ｙ信号それぞ
れ１個の遅延素子を使うものであつて、1HDL２
１，1HDL２７は、いずれも第３図に示した中間
出力端子２０，２８を有するものである。

第４図において、入力端子１９には、記録媒体
から出力される1Hおきに交互にＲ−Ｙ信号とＢ
−Ｙ信号である様な色差信号を含む映像信号（フ
イールド信号）が印加される。この信号は、スイ
ツチ２５，２６に入力される。これらのスイツチ
２５，２６は駆動回路からの駆動パルスによつ
て、切り換えられるもので、スイツチ２５は、入
力端子１９からの映像信号と、1HDL２１を通つ
た1H遅延信号とを1H毎に切り換え、スイツチ２
２に入力させる。スイツチ２６も同様に、入力端
子１９からの映像信号と、1HDL２７を通つた
1H遅延信号とを1H毎に切り換え、スイツチ２９
に入力させる。

一方、各1HDL２１，２７の中間出力端子２
０，２８からは、0.5H遅延信号が得られており、
スイツチ２２，２９に入力されている。スイツチ
２２，２９は、駆動回路３０からの駆動パルスに
よつて切り換えられるもので、スイツチ２２は、
スイツチ２５で取り出された信号と中間出力端子
２０からの0.5H遅延信号とをフイールド毎に切
り換えて取り出す。スイツチ２９も同様に、スイ
ツチ２６で取り出された信号と中間出力端子２８
からの0.5H遅延信号とをフイールド毎に切り換
えて取り出す。

従つて、スイツチ２２，２９からは（出力端子
２３，２４からは）、Ｒ−Ｙ信号及びＲ−Ｙ信号
の両信号が同時に含まれるフレーム信号を得るこ
とができる。

尚、実施例では遅延素子としてCCD遅延素子
を用いたが、これに限られることなくBBD遅延
素子等の中間端子を有する各種の遅延素子を適用
し得ることは述べるまでもない。

〔本考案の効果〕

以上説明したように、従来では色差信号を1H
毎に同時化するための回路で1HDLの素子が１
個、フイールド信号をフレーム信号に変換する回
路で、0.5HDLの素子が２個、合計で３個必要と
していたものが、本考案に係る回路によれば、２
個の遅延素子を使用して両者の機能を有する回路
が実現できる。

従つて、本考案によれば、高価な遅延素子を少
なくでき、原価低減が可能なうえ、消費電力を低
減できる。よつて小型化が可能であり、特にポー
タブル型の映像信号再生装置の場合に多大の効果
がある。

【図面の簡単な説明】

第１図は従来の色差信号を1H毎に同時化する
ための回路の構成ブロツク図、第２図は従来のフ
イールド信号をフレーム信号に変換する回路の構
成ブロツク図、第３図は本考案において用いられ
る中間出力端子を有するCCD遅延素子の構成ブ
ロツク図、第４図は本考案に係る回路の一例を示
す構成ブロツク図である。 １９……入力端子、２１，２７……CCD遅延
素子、２０，２８……中間出力端子、２２，２
５，２６，２９……スイツチ、２３，２４……出
力端子、３０……駆動回路。

Claims (1)

1. 【実用新案登録請求の範囲】 記録媒体から出力されるラインシーケンシヤル
   の色差信号を含む映像信号を入力する入力端子を
   備え、前記ラインシーケンシヤルな色差信号を
   1H毎に同時に一対の出力端子に出力させる機能
   と、フイールド信号をフレーム信号に変換する機
   能とを有する映像信号再生装置であつて、 中間出力端子を備える２個の1H遅延素子と、
   一対のスイツチング素子よりなる第１のスイツチ
   手段及び第２のスイツチ手段とを設け、 前記第１のスイツチ手段によつてその一方のス
   イツチング素子が前記２個の1H遅延素子中の一
   方の出力端子に接続されるとき他方のスイツチン
   グ素子が前記入力端子に接続され、前記他方のス
   イツチング素子が前記２個の1H遅延素子中の他
   方の出力端子に接続されるとき前記一方のスイツ
   チング素子が前記入力端子に接続されるように
   し、 前記第１のスイツチ手段より得られる一対の信
   号をそれぞれ分岐して前記２個の1H遅延素子に
   それぞれ入力すると共にそれぞれの中間端子から
   一対の0.5H遅延信号をとり出すようにし、 前記第２のスイツチ手段により前記第１のスイ
   ツチ手段より得られる一対の信号と前記２個の
   1H遅延素子の中間端子より得られる一対の0.5H
   遅延信号とをフイールド毎に切換える如く構成し
   たことを特徴とする映像信号再生装置。