JPS5935452A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS5935452A JPS5935452A JP14635682A JP14635682A JPS5935452A JP S5935452 A JPS5935452 A JP S5935452A JP 14635682 A JP14635682 A JP 14635682A JP 14635682 A JP14635682 A JP 14635682A JP S5935452 A JPS5935452 A JP S5935452A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- layer
- region
- reference potential
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 15
- 238000009792 diffusion process Methods 0.000 claims abstract description 9
- 239000002184 metal Substances 0.000 claims description 18
- 239000000758 substrate Substances 0.000 abstract description 6
- 230000007257 malfunction Effects 0.000 abstract description 4
- 239000010410 layer Substances 0.000 abstract 3
- 239000011248 coating agent Substances 0.000 abstract 1
- 238000000576 coating method Methods 0.000 abstract 1
- 238000009413 insulation Methods 0.000 abstract 1
- 239000002344 surface layer Substances 0.000 abstract 1
- 230000007423 decrease Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体集積回路装置にかかシ、特に基準電位（
ＧＮＤ）の変動を防止する構成を有する半導体集積回路
装置に関する。
ＧＮＤ）の変動を防止する構成を有する半導体集積回路
装置に関する。
第１図に従来の金属−酸化膜半導体装置（ＭＯＳトラン
ジスタ）の要部模式平面図を示し、第２図に第１図の一
点鎖線部の断面図を示し几。両図において１は半導体基
板、２および３は半導体基板に不純物を拡散して形成し
几ソースおよびドレイン領域である。また４はゲート酸
化膜でその上にはゲート電極５が形成されている。６．
７． ８は基板上に形成された絶縁膜である。９はド
レイ面１２で接し形成されたソース電極である。このよ
うなＭＯＳ）ランジスタにおいては基準電位（ＧＮＤ）
はソース端子で拡散層２と金属配線１０でコンタクトが
取られた一層のみの金属配線で構成されてい几。従って
インピーダンスが高くなシ交流電流が大きな半導体集積
回路では交流電流の大きさに比例して基準電位が変動す
るため、入力電圧のマージンを狭くしたシ、トランジス
タのインバータ回路レシオを変動させ、内部回路の誤動
、作？起し易くさせるという問題点があった。
ジスタ）の要部模式平面図を示し、第２図に第１図の一
点鎖線部の断面図を示し几。両図において１は半導体基
板、２および３は半導体基板に不純物を拡散して形成し
几ソースおよびドレイン領域である。また４はゲート酸
化膜でその上にはゲート電極５が形成されている。６．
７． ８は基板上に形成された絶縁膜である。９はド
レイ面１２で接し形成されたソース電極である。このよ
うなＭＯＳ）ランジスタにおいては基準電位（ＧＮＤ）
はソース端子で拡散層２と金属配線１０でコンタクトが
取られた一層のみの金属配線で構成されてい几。従って
インピーダンスが高くなシ交流電流が大きな半導体集積
回路では交流電流の大きさに比例して基準電位が変動す
るため、入力電圧のマージンを狭くしたシ、トランジス
タのインバータ回路レシオを変動させ、内部回路の誤動
、作？起し易くさせるという問題点があった。
本発明は以上の問題に対処してなされ几もので、その目
的は基準電位の変動を極力少なくすることによＪ入力電
圧のマージンを広くシ、トランジスタのインバータ回路
レシオの変動を防止して内部回路の誤動作金なくした半
導体集積回路装置を提供するにある、 すなわち本発明の要旨は、基準電位（ＧＮＤ）配置ｔ−
金属配線による二重配線とし、前記配線の第１の配線は
拡散層とコンタクトラとシ第２の配線はチップの表面絶
縁膜を全面的に覆う金属配線とし、第１の金属配線と第
２の金属配線は少なくとも一点以上で電気的に接続され
ていることｔ−特徴とする半導体集積回路装置にある。
的は基準電位の変動を極力少なくすることによＪ入力電
圧のマージンを広くシ、トランジスタのインバータ回路
レシオの変動を防止して内部回路の誤動作金なくした半
導体集積回路装置を提供するにある、 すなわち本発明の要旨は、基準電位（ＧＮＤ）配置ｔ−
金属配線による二重配線とし、前記配線の第１の配線は
拡散層とコンタクトラとシ第２の配線はチップの表面絶
縁膜を全面的に覆う金属配線とし、第１の金属配線と第
２の金属配線は少なくとも一点以上で電気的に接続され
ていることｔ−特徴とする半導体集積回路装置にある。
以下本発明の実施例につき図面を参照して詳細に説明す
る。第３図は本発明の一実施例による半導体集積回路装
置の断面図を示す。第３図において、ＷＪ２図と同じ部
分については第２図と同一番号を付しであるので大部分
の説明を省略する。トランジスタのドレイン端子は拡散
層３と金属配線９でコンタクトがとられている。それに
対し基準電位であるソース端子は拡散層２と第１の金属
配線１０および第２金属配Ｒ１１でコンタクトがとられ
金属配線１０および金属配線１１は接点部１４で接続さ
れている。またゲート端子５は低抵抗配線で構成されて
いる。なお第２の金属配線はチップ表面絶縁物８等を覆
って形成されている。
る。第３図は本発明の一実施例による半導体集積回路装
置の断面図を示す。第３図において、ＷＪ２図と同じ部
分については第２図と同一番号を付しであるので大部分
の説明を省略する。トランジスタのドレイン端子は拡散
層３と金属配線９でコンタクトがとられている。それに
対し基準電位であるソース端子は拡散層２と第１の金属
配線１０および第２金属配Ｒ１１でコンタクトがとられ
金属配線１０および金属配線１１は接点部１４で接続さ
れている。またゲート端子５は低抵抗配線で構成されて
いる。なお第２の金属配線はチップ表面絶縁物８等を覆
って形成されている。
以上のような構成によれば基準電位接続息から拡散層に
至る直流抵抗はすくなくなシ交流インピーダンスも小さ
くなる、特に絶縁膜上には全面的に第２の金属配線がさ
れているので交流インピーダンスの低下はよシ大きくな
る。
至る直流抵抗はすくなくなシ交流インピーダンスも小さ
くなる、特に絶縁膜上には全面的に第２の金属配線がさ
れているので交流インピーダンスの低下はよシ大きくな
る。
すなわち本構成金とることによシ基準電位のインピーダ
ンスが小さくなシ、交流動作時にも直流動作時にも基準
電位の変動を小さく保つことができ本発明の目的を達成
することができる。
ンスが小さくなシ、交流動作時にも直流動作時にも基準
電位の変動を小さく保つことができ本発明の目的を達成
することができる。
以上説明したとおシ本発明によれば、基準電位の変動を
極力少なくすることが可能になシ、入力電圧のマージン
を広くシ、トランジスタのインバータ回路レシオの変動
を防止して、内部回路の誤動作をなくした半導体集積回
路装置を容易に得ることができる。
極力少なくすることが可能になシ、入力電圧のマージン
を広くシ、トランジスタのインバータ回路レシオの変動
を防止して、内部回路の誤動作をなくした半導体集積回
路装置を容易に得ることができる。
第１図は従来のＭＯＳ ）ランジスタの要部模式平面図
、第２図は第１図の一点鎖線部の断面図、第３図は本発
明の一実施例による半導体集積回路装置の断面図である
。 １・・・・・・半導体基板、２・・・・・・拡散層（ソ
ース）、３・・・・・・拡散層（ドレイン）、４・・・
・・・ゲート酸化膜、５・・・・・・ゲート電極、６，
７．８・・・・・・絶縁膜、９・・・・・・ドレイン電
極、１０・・・・・・ソース電極（第１の配線）１１・
・・・・・第２の配線、１２．１３・・・・・・接触面
、１４・・・・・・第１及び第２配線の接点。 穿３図
、第２図は第１図の一点鎖線部の断面図、第３図は本発
明の一実施例による半導体集積回路装置の断面図である
。 １・・・・・・半導体基板、２・・・・・・拡散層（ソ
ース）、３・・・・・・拡散層（ドレイン）、４・・・
・・・ゲート酸化膜、５・・・・・・ゲート電極、６，
７．８・・・・・・絶縁膜、９・・・・・・ドレイン電
極、１０・・・・・・ソース電極（第１の配線）１１・
・・・・・第２の配線、１２．１３・・・・・・接触面
、１４・・・・・・第１及び第２配線の接点。 穿３図
Claims (1)
- 基準電位（ＧＮＤ）配線を金属配線による二層配線とし
、前記配線の第１の配線は拡散層とコンタクトラとシ第
２の配線はチップの表面絶縁膜を全面的に覆う金属配線
とし、第１の金属配線と第２の金属配線は少なくとも一
点以上で電気的に接続されていることを特徴とする半導
体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14635682A JPS5935452A (ja) | 1982-08-24 | 1982-08-24 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14635682A JPS5935452A (ja) | 1982-08-24 | 1982-08-24 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5935452A true JPS5935452A (ja) | 1984-02-27 |
Family
ID=15405856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14635682A Pending JPS5935452A (ja) | 1982-08-24 | 1982-08-24 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5935452A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59175471A (ja) * | 1983-03-02 | 1984-10-04 | バイエル・アクチエンゲゼルシヤフト | １，３−ジアゾリル−２−プロパノ−ル |
| US4985373A (en) * | 1982-04-23 | 1991-01-15 | At&T Bell Laboratories | Multiple insulating layer for two-level interconnected metallization in semiconductor integrated circuit structures |
-
1982
- 1982-08-24 JP JP14635682A patent/JPS5935452A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4985373A (en) * | 1982-04-23 | 1991-01-15 | At&T Bell Laboratories | Multiple insulating layer for two-level interconnected metallization in semiconductor integrated circuit structures |
| JPS59175471A (ja) * | 1983-03-02 | 1984-10-04 | バイエル・アクチエンゲゼルシヤフト | １，３−ジアゾリル−２−プロパノ−ル |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR940006179A (ko) | 반도체 장치와 그 제작방법 | |
| JPS583285A (ja) | 半導体集積回路の保護装置 | |
| JPH02228063A (ja) | 高周波集積回路チヤンネル・キヤパシタ | |
| JPH01128568A (ja) | 半導体装置 | |
| JPS5935452A (ja) | 半導体集積回路装置 | |
| JPH0252468A (ja) | 半導体装置 | |
| KR920003550A (ko) | 반도체 장치 | |
| US3590342A (en) | Mos integrated circuit with regions of ground potential interconnected through the semiconductor substrate | |
| JPS5890755A (ja) | 半導体装置 | |
| JPS5898969A (ja) | 半導体装置 | |
| JPS6151961A (ja) | 相補型ｍｏｓ半導体装置 | |
| JPS5898966A (ja) | 半導体装置の入力保護装置 | |
| JPH04127574A (ja) | 縦型絶縁ゲート電界効果トランジスタ | |
| JP3068513B2 (ja) | 半導体装置、その製造方法 | |
| JPS592363A (ja) | 相補型絶縁ゲート電界効果型装置 | |
| JPH03214776A (ja) | 半導体集積回路装置 | |
| JPH05110075A (ja) | 絶縁ゲート型電界効果トランジスタ | |
| JPH0618251B2 (ja) | 半導体装置 | |
| JPS6135557A (ja) | 半導体装置 | |
| JPS5858747A (ja) | Ｍｏｓ型半導体集積回路 | |
| JPS58142579A (ja) | Ｍｏｓトランジスタ | |
| JPS5916421B2 (ja) | Ｓｏｓ ｃｍｏｓ インバ−タ | |
| JPS62155548A (ja) | 半導体集積回路の静電保護回路素子 | |
| JPH07131010A (ja) | 半導体集積回路 | |
| JPH06120425A (ja) | 半導体装置 |