JPH0619120A - レチクルとそのレチクルを用いた半導体装置およびその製造方法 - Google Patents
レチクルとそのレチクルを用いた半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【目的】この発明は、レチクル検査用マ−クのウェ−ハ
上の転写物からダストが発生することを防止し、ＬＳＩ
の歩留まりを向上させる。 【構成】シリコン基板41の表面上に第１の絶縁膜42を設
け、この絶縁膜42の上に第１のシリサイド配線層43を堆
積させる。前記シリサイド配線層43を第１のレチクル20
を用いてパタ−ニングすることにより、第１のマ−ク34
を形成する。このマ−ク34および絶縁膜42の上に第２の
絶縁膜44を堆積させ、この絶縁膜44を第２のレチクル25
を用いてパタ−ニングすることにより、前記マ−ク34の
上に位置する第２のマ−ク35を形成する。このマ−ク35
の内および第２の絶縁膜44の上に第２のシリサイド配線
層46を堆積させ、このシリサイド配線層46を第３のレチ
クル27を用いてパタ−ニングすることにより、ダスト防
止用の堆積物37および第３のマ−ク36を形成する。従っ
て、ＬＳＩの歩留まりを向上させることができる。
上の転写物からダストが発生することを防止し、ＬＳＩ
の歩留まりを向上させる。 【構成】シリコン基板41の表面上に第１の絶縁膜42を設
け、この絶縁膜42の上に第１のシリサイド配線層43を堆
積させる。前記シリサイド配線層43を第１のレチクル20
を用いてパタ−ニングすることにより、第１のマ−ク34
を形成する。このマ−ク34および絶縁膜42の上に第２の
絶縁膜44を堆積させ、この絶縁膜44を第２のレチクル25
を用いてパタ−ニングすることにより、前記マ−ク34の
上に位置する第２のマ−ク35を形成する。このマ−ク35
の内および第２の絶縁膜44の上に第２のシリサイド配線
層46を堆積させ、このシリサイド配線層46を第３のレチ
クル27を用いてパタ−ニングすることにより、ダスト防
止用の堆積物37および第３のマ−ク36を形成する。従っ
て、ＬＳＩの歩留まりを向上させることができる。
Description
【０００１】
【産業上の利用分野】この発明は、レチクルとそのレチ
クルを用いて製造された二層以上のシリサイド配線また
はポリサイド配線を有する半導体装置およびその製造方
法に関する。
クルを用いて製造された二層以上のシリサイド配線また
はポリサイド配線を有する半導体装置およびその製造方
法に関する。
【０００２】
【従来の技術】一般に、レチクルは、透明ガラス基板お
よびクロム等の金属からなるパタ−ン形成膜から構成さ
れている。前記透明ガラス基板の表面上には半導体素子
を形成するためのパタ−ン形成膜および前記レチクルの
良否を判別するためのレチクル検査用のマ−クが設けら
れている。このレチクル検査用のマ−クは、前記透明ガ
ラス基板の表面上において、ウェ−ハにおけるスクライ
ブライン上に対応する位置に形成されている。
よびクロム等の金属からなるパタ−ン形成膜から構成さ
れている。前記透明ガラス基板の表面上には半導体素子
を形成するためのパタ−ン形成膜および前記レチクルの
良否を判別するためのレチクル検査用のマ−クが設けら
れている。このレチクル検査用のマ−クは、前記透明ガ
ラス基板の表面上において、ウェ−ハにおけるスクライ
ブライン上に対応する位置に形成されている。
【０００３】図６は、従来のウェ−ハの要部を示す拡大
平面図である。ウェ−ハ１の表面上には複数の半導体チ
ップ２が形成され、これら半導体チップ２間に位置する
スクライブライン３上には形状が長方形である第１、第
２、第３のマ−ク４、５、６が形成される。これら第
１、第２、第３のマ−ク４、５、６は、図示せぬ第１、
第２、第３のレチクルに設けられているレチクル検査用
マ−クの転写物である。前記スクライブライン３上には
多くのＱＣ（Quality Control)用のマ−ク、例えば寸法
測定用マ−クまたは位置合せマ−ク等を設ける必要があ
る。これにより、スクライブライン上における第１、第
２、第３のマ−ク４、５、６の面積を最小にすることが
要求されるため、これらのマ−ク４、５、６を同じ位置
に重ねて設けている。
平面図である。ウェ−ハ１の表面上には複数の半導体チ
ップ２が形成され、これら半導体チップ２間に位置する
スクライブライン３上には形状が長方形である第１、第
２、第３のマ−ク４、５、６が形成される。これら第
１、第２、第３のマ−ク４、５、６は、図示せぬ第１、
第２、第３のレチクルに設けられているレチクル検査用
マ−クの転写物である。前記スクライブライン３上には
多くのＱＣ（Quality Control)用のマ−ク、例えば寸法
測定用マ−クまたは位置合せマ−ク等を設ける必要があ
る。これにより、スクライブライン上における第１、第
２、第３のマ−ク４、５、６の面積を最小にすることが
要求されるため、これらのマ−ク４、５、６を同じ位置
に重ねて設けている。
【０００４】図７は、図６に示す７−７線に沿った断面
図である。シリコン基板７の表面上には第１の絶縁膜８
が設けられる。この第１の絶縁膜８の上には第１のシリ
サイド配線層９が堆積される。この第１のシリサイド配
線層９はアモルファス状態となっている。前記第１のシ
リサイド配線層９が前記第１のレチクルを用いたリソグ
ラフィ技術によってパタ−ニングされることにより、第
１のマ−ク４が形成される。この後、図示せぬ第１のシ
リサイド配線にはアニ−ルが行われる。これにより、第
１のシリサイド配線をアモルファス状態から多結晶状態
にして、第１のシリサイド配線の抵抗を低くしている。
この際、前記第１のマ−ク４も多結晶状態とされる。次
に、前記第１のマ−ク４および第１の絶縁膜８の上には
第２の絶縁膜１１が堆積される。この第２の絶縁膜１１
には前記第２のレチクルを用いたリソグラフィ技術によ
り前記第１のマ−ク４の上に位置する第２のマ−ク５、
すなわち開口部１２が形成される。この開口部１２の側
面は前記第１のマ−ク４の側面と一面になるように形成
される。前記開口部１２の内および第２の絶縁膜１１の
上には第２のシリサイド配線層１３が堆積される。この
第２のシリサイド配線層１３が前記第３のレチクルを用
いたリソグラフィ技術によってパタ−ニングされること
により、前記開口部１２の内および上に位置する第３の
マ−ク６が形成される。この第３のマ−ク６の側面は前
記開口部１２の側面と一面になるように形成される。
図である。シリコン基板７の表面上には第１の絶縁膜８
が設けられる。この第１の絶縁膜８の上には第１のシリ
サイド配線層９が堆積される。この第１のシリサイド配
線層９はアモルファス状態となっている。前記第１のシ
リサイド配線層９が前記第１のレチクルを用いたリソグ
ラフィ技術によってパタ−ニングされることにより、第
１のマ−ク４が形成される。この後、図示せぬ第１のシ
リサイド配線にはアニ−ルが行われる。これにより、第
１のシリサイド配線をアモルファス状態から多結晶状態
にして、第１のシリサイド配線の抵抗を低くしている。
この際、前記第１のマ−ク４も多結晶状態とされる。次
に、前記第１のマ−ク４および第１の絶縁膜８の上には
第２の絶縁膜１１が堆積される。この第２の絶縁膜１１
には前記第２のレチクルを用いたリソグラフィ技術によ
り前記第１のマ−ク４の上に位置する第２のマ−ク５、
すなわち開口部１２が形成される。この開口部１２の側
面は前記第１のマ−ク４の側面と一面になるように形成
される。前記開口部１２の内および第２の絶縁膜１１の
上には第２のシリサイド配線層１３が堆積される。この
第２のシリサイド配線層１３が前記第３のレチクルを用
いたリソグラフィ技術によってパタ−ニングされること
により、前記開口部１２の内および上に位置する第３の
マ−ク６が形成される。この第３のマ−ク６の側面は前
記開口部１２の側面と一面になるように形成される。
【０００５】
【発明が解決しようとする課題】ところで、前記半導体
チップ２の領域においては、前記第１のレチクルを用い
たリソグラフィ技術により図示せぬ第１のシリサイド配
線が設けられる。この第１のシリサイド配線の上には前
記第２の絶縁膜が堆積され、この第２の絶縁膜には前記
第２のレチクルを用いたリソグラフィ技術により図示せ
ぬコンタクトホ−ルが設けられる。このコンタクトホ−
ルの寸法には、あらかじめ前記第２のレチクルの位置ず
れを計算した合せ余裕としての寸法が加えられている。
前記コンタクトホ−ルの内および第２の絶縁膜の上には
第２のシリサイド配線層１３が堆積され、この第２のシ
リサイド配線層は前記第３のレチクルを用いたリソグラ
フィ技術により図示せぬ第２のシリサイド配線が形成さ
れる。この第２のシリサイド配線の寸法にも、あらかじ
め前記第３のレチクルの位置ずれを計算した合せ余裕と
しての寸法が加えられている。
チップ２の領域においては、前記第１のレチクルを用い
たリソグラフィ技術により図示せぬ第１のシリサイド配
線が設けられる。この第１のシリサイド配線の上には前
記第２の絶縁膜が堆積され、この第２の絶縁膜には前記
第２のレチクルを用いたリソグラフィ技術により図示せ
ぬコンタクトホ−ルが設けられる。このコンタクトホ−
ルの寸法には、あらかじめ前記第２のレチクルの位置ず
れを計算した合せ余裕としての寸法が加えられている。
前記コンタクトホ−ルの内および第２の絶縁膜の上には
第２のシリサイド配線層１３が堆積され、この第２のシ
リサイド配線層は前記第３のレチクルを用いたリソグラ
フィ技術により図示せぬ第２のシリサイド配線が形成さ
れる。この第２のシリサイド配線の寸法にも、あらかじ
め前記第３のレチクルの位置ずれを計算した合せ余裕と
しての寸法が加えられている。
【０００６】したがって、第３のレチクルが前記合せ余
裕の寸法以内の位置ずれを起こした場合、図８に示すよ
うに、半導体チップ２間に位置するスクライブライン３
上に形成された第３のマ−ク１０には第１、第２のマ−
ク４、５に対して位置ずれが生ずることがある。この第
３のマ−ク１０に位置ずれが生じた場合、図９に示すよ
うに、開口部１２の内および第２の絶縁膜１１の上に堆
積された第２のシリサイド配線層１３を第３のレチクル
を用いてエッチングする際、多結晶化されている第１の
マ−ク４の一部１４がオ−バ−エッチングされる。この
多結晶化されたシリサイドは、その粒内と粒界とのエッ
チングレ−トおよびその粒の面方位によるエッチングレ
−トが異なるため、粒界に沿ってエッチングが進むこと
により粒ごとに剥がれることがある。この粒がダストと
なり、半導体チップ、すなわちＬＳＩの歩留まりが低下
する。
裕の寸法以内の位置ずれを起こした場合、図８に示すよ
うに、半導体チップ２間に位置するスクライブライン３
上に形成された第３のマ−ク１０には第１、第２のマ−
ク４、５に対して位置ずれが生ずることがある。この第
３のマ−ク１０に位置ずれが生じた場合、図９に示すよ
うに、開口部１２の内および第２の絶縁膜１１の上に堆
積された第２のシリサイド配線層１３を第３のレチクル
を用いてエッチングする際、多結晶化されている第１の
マ−ク４の一部１４がオ−バ−エッチングされる。この
多結晶化されたシリサイドは、その粒内と粒界とのエッ
チングレ−トおよびその粒の面方位によるエッチングレ
−トが異なるため、粒界に沿ってエッチングが進むこと
により粒ごとに剥がれることがある。この粒がダストと
なり、半導体チップ、すなわちＬＳＩの歩留まりが低下
する。
【０００７】この発明は上記のような事情を考慮してな
されたものであり、その目的は、レチクルの合せずれが
生じても、レチクルの良否を判別するために設けられた
レチクル検査用マ−クのウェ−ハ上の転写物からダスト
が発生することを防止し、ＬＳＩの歩留まりを向上させ
たレチクルとそのレチクルを用いた半導体装置およびそ
の製造方法を提供することにある。
されたものであり、その目的は、レチクルの合せずれが
生じても、レチクルの良否を判別するために設けられた
レチクル検査用マ−クのウェ−ハ上の転写物からダスト
が発生することを防止し、ＬＳＩの歩留まりを向上させ
たレチクルとそのレチクルを用いた半導体装置およびそ
の製造方法を提供することにある。
【０００８】
【課題を解決するための手段】この発明は、上記課題を
解決するため、基板と、ウェ−ハ上の絶縁膜に設けられ
た第１の検査用マ−クの転写物である開口部により露出
している第１の金属層を覆うために、前記開口部の内お
よび前記絶縁膜の上に第２の金属層を設けるため、前記
基板の表面上に形成されたパタ−ン形成膜と、前記パタ
−ン形成膜から離れた位置に設けられ、前記基板の表面
上に形成された第２の検査用マ−クとを具備することを
特徴としている。
解決するため、基板と、ウェ−ハ上の絶縁膜に設けられ
た第１の検査用マ−クの転写物である開口部により露出
している第１の金属層を覆うために、前記開口部の内お
よび前記絶縁膜の上に第２の金属層を設けるため、前記
基板の表面上に形成されたパタ−ン形成膜と、前記パタ
−ン形成膜から離れた位置に設けられ、前記基板の表面
上に形成された第２の検査用マ−クとを具備することを
特徴としている。
【０００９】また、第１の絶縁膜と、前記第１の絶縁膜
の上に堆積された第１の金属層を第１のレチクルを用い
てエッチングすることにより形成された第１のマ−ク
と、前記第１の絶縁膜および前記第１のマ−クの上に堆
積された第２の絶縁膜を、第２のレチクルを用いてエッ
チングすることにより形成された前記第１のマ−クの上
に位置する第２のマ−クとしての開口部と、前記開口部
の内および前記第２の絶縁膜の上に堆積された第２の金
属層を第３のレチクルを用いてエッチングすることによ
り、前記開口部の内に形成された前記第１のマ−クを覆
うための堆積物と、前記堆積物から離れた位置に形成さ
れた第３のマ−クとを具備することを特徴としている。
の上に堆積された第１の金属層を第１のレチクルを用い
てエッチングすることにより形成された第１のマ−ク
と、前記第１の絶縁膜および前記第１のマ−クの上に堆
積された第２の絶縁膜を、第２のレチクルを用いてエッ
チングすることにより形成された前記第１のマ−クの上
に位置する第２のマ−クとしての開口部と、前記開口部
の内および前記第２の絶縁膜の上に堆積された第２の金
属層を第３のレチクルを用いてエッチングすることによ
り、前記開口部の内に形成された前記第１のマ−クを覆
うための堆積物と、前記堆積物から離れた位置に形成さ
れた第３のマ−クとを具備することを特徴としている。
【００１０】また、第１の絶縁膜の上に第１の金属層を
堆積する工程と、前記第１の金属層を第１のレチクルを
用いてエッチングすることにより第１のマ−クを形成す
る工程と、前記第１の絶縁膜および前記第１のマ−クの
上に第２の絶縁膜を堆積する工程と、前記第２の絶縁膜
を第２のレチクルを用いてエッチングすることにより、
前記第１のマ−クの上に位置する第２のマ−クとしての
開口部を形成する工程と、前記開口部の内および前記第
２の絶縁膜の上に第２の金属層を堆積する工程と、前記
第２の金属層を第３のレチクルを用いてエッチングする
ことにより、前記開口部の内に位置する前記第１のマ−
クを覆うための堆積物および前記堆積物から離れた位置
に第３のマ−クを形成する工程とからなることを特徴と
している。
堆積する工程と、前記第１の金属層を第１のレチクルを
用いてエッチングすることにより第１のマ−クを形成す
る工程と、前記第１の絶縁膜および前記第１のマ−クの
上に第２の絶縁膜を堆積する工程と、前記第２の絶縁膜
を第２のレチクルを用いてエッチングすることにより、
前記第１のマ−クの上に位置する第２のマ−クとしての
開口部を形成する工程と、前記開口部の内および前記第
２の絶縁膜の上に第２の金属層を堆積する工程と、前記
第２の金属層を第３のレチクルを用いてエッチングする
ことにより、前記開口部の内に位置する前記第１のマ−
クを覆うための堆積物および前記堆積物から離れた位置
に第３のマ−クを形成する工程とからなることを特徴と
している。
【００１１】
【作用】この発明は、第１のマ−クを覆うための堆積物
を形成するため、第３のレチクルに設けられたパタ−ン
形成膜の大きさを、第２のマ−クとしての開口部を形成
するため、第２のレチクルに設けられた第１の検査用マ
−クのそれより充分に大きくしている。このため、第２
の金属層を第３のレチクルを用いてパタ−ニングする
際、第３のレチクルにリソグラフィ工程における合せず
れが生じても、前記開口部により露出している多結晶化
された第１のマ−クを前記堆積物によって全て覆うこと
ができる。この結果、第１のマ−ク３４をオ−バ−エッ
チングすることがない。
を形成するため、第３のレチクルに設けられたパタ−ン
形成膜の大きさを、第２のマ−クとしての開口部を形成
するため、第２のレチクルに設けられた第１の検査用マ
−クのそれより充分に大きくしている。このため、第２
の金属層を第３のレチクルを用いてパタ−ニングする
際、第３のレチクルにリソグラフィ工程における合せず
れが生じても、前記開口部により露出している多結晶化
された第１のマ−クを前記堆積物によって全て覆うこと
ができる。この結果、第１のマ−ク３４をオ−バ−エッ
チングすることがない。
【００１２】
【実施例】以下、図面を参照してこの発明の一実施例に
ついて説明する。
ついて説明する。
【００１３】図２は、この発明の実施例による第１のレ
チクルを示す平面図であり、この第１のレチクルは第１
のシリサイド配線を形成する際に用いられるものであ
る。第１のレチクル２０において、透明ガラス基板２１
の表面上には半導体チップを形成する領域２２およびス
クライブラインを形成する領域２３が設けられている。
前記半導体チップを形成する領域２２にはクロム等から
なる図示せぬ半導体素子用のパタ−ン形成膜が設けられ
ており、前記スクライブラインを形成する領域２３には
クロム等からなり形状が長方形である第１のレチクル検
査用マ−ク２４が設けられている。この第１のレチクル
検査用マ−ク２４は、その寸法測定およびその形状を検
査することにより、第１のレチクル２０におけるパタ−
ン形成膜の良否を判別するために用いられる。図３は、
この発明の実施例による第２のレチクルを示す平面図で
あり、図１と同一部分には同一符号を付し、異なる部分
についてのみ説明する。
チクルを示す平面図であり、この第１のレチクルは第１
のシリサイド配線を形成する際に用いられるものであ
る。第１のレチクル２０において、透明ガラス基板２１
の表面上には半導体チップを形成する領域２２およびス
クライブラインを形成する領域２３が設けられている。
前記半導体チップを形成する領域２２にはクロム等から
なる図示せぬ半導体素子用のパタ−ン形成膜が設けられ
ており、前記スクライブラインを形成する領域２３には
クロム等からなり形状が長方形である第１のレチクル検
査用マ−ク２４が設けられている。この第１のレチクル
検査用マ−ク２４は、その寸法測定およびその形状を検
査することにより、第１のレチクル２０におけるパタ−
ン形成膜の良否を判別するために用いられる。図３は、
この発明の実施例による第２のレチクルを示す平面図で
あり、図１と同一部分には同一符号を付し、異なる部分
についてのみ説明する。
【００１４】第２のレチクル２５は第２の絶縁膜にコン
タクトホ−ルを設ける際に用いられるものである。スク
ライブラインを形成する領域２３には第２のレチクル検
査用マ−ク２６が前記第１のレチクル検査用マ−ク２４
と相対的に同一の位置に設けられており、この第２のレ
チクル検査用マ−ク２６以外の部分、すなわち斜線の部
分にクロムからなるパタ−ン形成膜が設けられている。
この第２のレチクル検査用マ−ク２６は、第１のレチク
ル検査用マ−ク２４と同様に第２のレチクル２５におけ
るパタ−ン形成膜の良否を判別するために用いられる。
図４は、この発明の実施例による第３のレチクルを示す
平面図であり、図１と同一部分には同一符号を付し、異
なる部分についてのみ説明する。
タクトホ−ルを設ける際に用いられるものである。スク
ライブラインを形成する領域２３には第２のレチクル検
査用マ−ク２６が前記第１のレチクル検査用マ−ク２４
と相対的に同一の位置に設けられており、この第２のレ
チクル検査用マ−ク２６以外の部分、すなわち斜線の部
分にクロムからなるパタ−ン形成膜が設けられている。
この第２のレチクル検査用マ−ク２６は、第１のレチク
ル検査用マ−ク２４と同様に第２のレチクル２５におけ
るパタ−ン形成膜の良否を判別するために用いられる。
図４は、この発明の実施例による第３のレチクルを示す
平面図であり、図１と同一部分には同一符号を付し、異
なる部分についてのみ説明する。
【００１５】第３のレチクル２７は第２のシリサイド配
線を形成する際に用いられるものである。スクライブラ
インを形成する領域２３には形状が長方形であるダスト
防止用のパタ−ン形成膜２８および第３のレチクル検査
用マ−ク２９が設けられている。このダスト防止用のパ
タ−ン形成膜２８は、前記第２のレチクル検査用マ−ク
２６と相対的に同一の位置に設けられ、且つ、前記第２
のレチクル２５と第３のレチクル２７とを重ねた際、第
２のレチクル検査用マ−ク２６を充分に覆うことができ
る大きさを有している。前記第３のレチクル検査用マ−
ク２９は、前記ダスト防止用のパタ−ン形成膜２８から
離れた位置に設けられている。この第３のレチクル検査
用マ−ク２９は、第１のレチクル検査用マ−ク２４と同
様に第３のレチクル２５におけるパタ−ン形成膜の良否
を判別するために用いられる。
線を形成する際に用いられるものである。スクライブラ
インを形成する領域２３には形状が長方形であるダスト
防止用のパタ−ン形成膜２８および第３のレチクル検査
用マ−ク２９が設けられている。このダスト防止用のパ
タ−ン形成膜２８は、前記第２のレチクル検査用マ−ク
２６と相対的に同一の位置に設けられ、且つ、前記第２
のレチクル２５と第３のレチクル２７とを重ねた際、第
２のレチクル検査用マ−ク２６を充分に覆うことができ
る大きさを有している。前記第３のレチクル検査用マ−
ク２９は、前記ダスト防止用のパタ−ン形成膜２８から
離れた位置に設けられている。この第３のレチクル検査
用マ−ク２９は、第１のレチクル検査用マ−ク２４と同
様に第３のレチクル２５におけるパタ−ン形成膜の良否
を判別するために用いられる。
【００１６】図５は、この発明の実施例によるウェ−ハ
の要部を示す拡大平面図である。ウェ−ハ３１の表面上
には複数の半導体チップ３２が形成され、これら半導体
チップ３２間に位置するスクライブライン３３上には形
状が長方形である第１、第２、第３のマ−ク３４、３
５、３６およびダスト防止用の堆積物３７が形成され
る。これら第１、第２、第３のマ−ク３４、３５、３６
およびダスト防止用の堆積物３７は、前記第１、第２、
第３のレチクル検査用マ−ク２４、２６、２９およびダ
スト防止用のパタ−ン形成膜２８の転写物である。尚、
前記第１、第２、第３のレチクル２０、２５、２７に形
成されているパタ−ン形成膜はウェ−ハ３１上のパタ−
ンの５倍の大きさを有しており、ウェ−ハ３１上のパタ
−ンは第１、第２、第３のレチクル２０、２５、２７か
ら縮小転写されたものである。
の要部を示す拡大平面図である。ウェ−ハ３１の表面上
には複数の半導体チップ３２が形成され、これら半導体
チップ３２間に位置するスクライブライン３３上には形
状が長方形である第１、第２、第３のマ−ク３４、３
５、３６およびダスト防止用の堆積物３７が形成され
る。これら第１、第２、第３のマ−ク３４、３５、３６
およびダスト防止用の堆積物３７は、前記第１、第２、
第３のレチクル検査用マ−ク２４、２６、２９およびダ
スト防止用のパタ−ン形成膜２８の転写物である。尚、
前記第１、第２、第３のレチクル２０、２５、２７に形
成されているパタ−ン形成膜はウェ−ハ３１上のパタ−
ンの５倍の大きさを有しており、ウェ−ハ３１上のパタ
−ンは第１、第２、第３のレチクル２０、２５、２７か
ら縮小転写されたものである。
【００１７】図１は、図５に示す１−１線に沿った拡大
断面図である。シリコン基板４１の表面上には第１の絶
縁膜４２が設けられる。この第１の絶縁膜４２の上には
第１のシリサイド配線層４３が堆積される。この第１の
シリサイド配線層４３はアモルファス状態となってい
る。前記第１のシリサイド配線層４３は、図２に示す第
１のレチクル２０を用いたリソグラフィ技術によってパ
タ−ニングされることにより、前記第１のレチクル検査
用マ−ク２４の転写物である第１のマ−ク３４が形成さ
れる。この後、前記半導体チップ３２上に形成された図
示せぬ第１のシリサイド配線にはアニ−ルが行われる。
これにより、第１のシリサイド配線をアモルファス状態
から多結晶状態にして、第１のシリサイド配線の抵抗を
低くしている。この際、前記第１のマ−ク３４も多結晶
化される。次に、前記第１のマ−ク３４および第１の絶
縁膜４２の上には第２の絶縁膜４４が堆積される。この
第２の絶縁膜４４には図３に示す第２のレチクル２５を
用いたリソグラフィ技術によってパタ−ニングされる。
これにより、前記第１のマ−ク３４の上に位置する前記
第２のレチクル検査用マ−ク２６の転写物である第２の
マ−ク３５、すなわち開口部４５が形成される。この開
口部４５の内および第２の絶縁膜４４の上には第２のシ
リサイド配線層４６が堆積される。この第２のシリサイ
ド配線層４６が図４に示す第３のレチクル２７を用いた
リソグラフィ技術によってパタ−ニングされる。これに
より、前記ダスト防止用のパタ−ン形成膜２８の転写物
であるダスト防止用の堆積物３７および前記第３のレチ
クル検査用マ−ク２９の転写物である第３のマ−ク３６
が形成される。このダスト防止用の堆積物３７は、第１
のマ−ク３４を前記開口部４５によって露出することが
ないように充分に覆っている。前記第３のマ−ク３６
は、前記ダスト防止用の堆積物３７から離れた位置に形
成されている。
断面図である。シリコン基板４１の表面上には第１の絶
縁膜４２が設けられる。この第１の絶縁膜４２の上には
第１のシリサイド配線層４３が堆積される。この第１の
シリサイド配線層４３はアモルファス状態となってい
る。前記第１のシリサイド配線層４３は、図２に示す第
１のレチクル２０を用いたリソグラフィ技術によってパ
タ−ニングされることにより、前記第１のレチクル検査
用マ−ク２４の転写物である第１のマ−ク３４が形成さ
れる。この後、前記半導体チップ３２上に形成された図
示せぬ第１のシリサイド配線にはアニ−ルが行われる。
これにより、第１のシリサイド配線をアモルファス状態
から多結晶状態にして、第１のシリサイド配線の抵抗を
低くしている。この際、前記第１のマ−ク３４も多結晶
化される。次に、前記第１のマ−ク３４および第１の絶
縁膜４２の上には第２の絶縁膜４４が堆積される。この
第２の絶縁膜４４には図３に示す第２のレチクル２５を
用いたリソグラフィ技術によってパタ−ニングされる。
これにより、前記第１のマ−ク３４の上に位置する前記
第２のレチクル検査用マ−ク２６の転写物である第２の
マ−ク３５、すなわち開口部４５が形成される。この開
口部４５の内および第２の絶縁膜４４の上には第２のシ
リサイド配線層４６が堆積される。この第２のシリサイ
ド配線層４６が図４に示す第３のレチクル２７を用いた
リソグラフィ技術によってパタ−ニングされる。これに
より、前記ダスト防止用のパタ−ン形成膜２８の転写物
であるダスト防止用の堆積物３７および前記第３のレチ
クル検査用マ−ク２９の転写物である第３のマ−ク３６
が形成される。このダスト防止用の堆積物３７は、第１
のマ−ク３４を前記開口部４５によって露出することが
ないように充分に覆っている。前記第３のマ−ク３６
は、前記ダスト防止用の堆積物３７から離れた位置に形
成されている。
【００１８】上記実施例によれば、前記ダスト防止用の
堆積物３７を形成するため、第３のレチクル２７に設け
られたダスト防止用のパタ−ン形成膜２８の大きさを、
前記開口部４５を形成するため、第２のレチクル２５に
設けられた第２のレチクル検査用マ−ク２６のそれより
充分に大きくしている。このため、前記第２のシリサイ
ド配線層４６を第３のレチクルを用いてパタ−ニングす
る際、第３のレチクル２７にリソグラフィ工程における
合せずれが生じても、前記開口部４５により露出してい
る多結晶化された第１のマ−ク３４をダスト防止用の堆
積物３７によって全て覆うことができる。この結果、第
１のマ−ク３４をオ−バ−エッチングすることがなく、
ダストの発生を防止することができる。したがって、Ｌ
ＳＩの歩留まりを向上させることができる。
堆積物３７を形成するため、第３のレチクル２７に設け
られたダスト防止用のパタ−ン形成膜２８の大きさを、
前記開口部４５を形成するため、第２のレチクル２５に
設けられた第２のレチクル検査用マ−ク２６のそれより
充分に大きくしている。このため、前記第２のシリサイ
ド配線層４６を第３のレチクルを用いてパタ−ニングす
る際、第３のレチクル２７にリソグラフィ工程における
合せずれが生じても、前記開口部４５により露出してい
る多結晶化された第１のマ−ク３４をダスト防止用の堆
積物３７によって全て覆うことができる。この結果、第
１のマ−ク３４をオ−バ−エッチングすることがなく、
ダストの発生を防止することができる。したがって、Ｌ
ＳＩの歩留まりを向上させることができる。
【００１９】尚、上記の実施例では、透明ガラス基板２
１の表面上にレチクル検査用マ−ク２４、２６、２９が
設けられているレチクルを用いているが、透明ガラス基
板２１の表面上に他のＱＣ用のマ−ク、例えば寸法測定
用マ−クまたは位置合せマ−クが設けられているレチク
ルを用いることも可能である。また、二層のシリサイド
配線層を有する半導体装置を用いているが、三層以上の
シリサイド配線層を有する半導体装置を用いることも可
能である。
１の表面上にレチクル検査用マ−ク２４、２６、２９が
設けられているレチクルを用いているが、透明ガラス基
板２１の表面上に他のＱＣ用のマ−ク、例えば寸法測定
用マ−クまたは位置合せマ−クが設けられているレチク
ルを用いることも可能である。また、二層のシリサイド
配線層を有する半導体装置を用いているが、三層以上の
シリサイド配線層を有する半導体装置を用いることも可
能である。
【００２０】また、第１の絶縁膜４２の上に第１のシリ
サイド配線層４３を堆積させ、開口部４５の内および第
２の絶縁膜４４の上に第２のシリサイド配線層４６を堆
積させているが、第１の絶縁膜４２の上に第１のポリサ
イド配線層を堆積させ、開口部４５の内および第２の絶
縁膜４４の上に第２のポリサイド配線層を堆積させるこ
とも可能である。また、第１、第２、第３のレチクル検
査用マ−ク３４、３５、３６の形状を長方形としている
が、他の形状とすることも可能である。
サイド配線層４３を堆積させ、開口部４５の内および第
２の絶縁膜４４の上に第２のシリサイド配線層４６を堆
積させているが、第１の絶縁膜４２の上に第１のポリサ
イド配線層を堆積させ、開口部４５の内および第２の絶
縁膜４４の上に第２のポリサイド配線層を堆積させるこ
とも可能である。また、第１、第２、第３のレチクル検
査用マ−ク３４、３５、３６の形状を長方形としている
が、他の形状とすることも可能である。
【００２１】
【発明の効果】以上説明したようにこの発明によれば、
第３のレチクルに設けられたパタ−ン形成膜の大きさ
を、第２のレチクルに設けられた第１の検査用マ−クの
それより充分に大きくしている。したがって、レチクル
の合せずれが生じても、レチクルの良否を判別するため
に設けられたレチクル検査用マ−クのウェ−ハ上の転写
物からダストが発生することを防止することができ、Ｌ
ＳＩの歩留まりを向上させることができる。
第３のレチクルに設けられたパタ−ン形成膜の大きさ
を、第２のレチクルに設けられた第１の検査用マ−クの
それより充分に大きくしている。したがって、レチクル
の合せずれが生じても、レチクルの良否を判別するため
に設けられたレチクル検査用マ−クのウェ−ハ上の転写
物からダストが発生することを防止することができ、Ｌ
ＳＩの歩留まりを向上させることができる。
【図１】この発明の実施例の図５に示す１−１線に沿っ
た拡大断面図
た拡大断面図
【図２】この発明の実施例による第１のレチクルを示す
平面図。
平面図。
【図３】この発明の実施例による第２のレチクルを示す
平面図。
平面図。
【図４】この発明の実施例による第３のレチクルを示す
平面図。
平面図。
【図５】この発明の実施例によるウェ−ハの要部を示す
拡大平面図。
拡大平面図。
【図６】従来のウェ−ハの要部を示す拡大平面図。
【図７】図６に示す７−７線に沿った断面図。
【図８】第３のレチクルが合せずれを起こした場合の他
の従来のウェ−ハの要部を示す拡大平面図。
の従来のウェ−ハの要部を示す拡大平面図。
【図９】図８に示す９−９線に沿った断面図。
20…第１のレチクル、21…透明ガラス基板、22…半導体
チップを形成する領域、23…スクライブラインを形成す
る領域、24…第１のレチクル検査用マ−ク、25…第２の
レチクル、26…第２のレチクル検査用マ−ク、27…第３
のレチクル、28…ダスト防止用のパタ−ン形成膜、29…
第３のレチクル検査用マ−ク、31…ウェ−ハ、32…半導
体チップ、33…スクライブライン、34…第１のマ−ク、
35…第２のマ−ク、36…第３のマ−ク、37…ダスト防止
用の堆積物、41…シリコン基板、42…第１の絶縁膜、43
…シリサイド配線層、44…第２の絶縁膜、45…開口部、
46…第２のシリサイド配線層
チップを形成する領域、23…スクライブラインを形成す
る領域、24…第１のレチクル検査用マ−ク、25…第２の
レチクル、26…第２のレチクル検査用マ−ク、27…第３
のレチクル、28…ダスト防止用のパタ−ン形成膜、29…
第３のレチクル検査用マ−ク、31…ウェ−ハ、32…半導
体チップ、33…スクライブライン、34…第１のマ−ク、
35…第２のマ−ク、36…第３のマ−ク、37…ダスト防止
用の堆積物、41…シリコン基板、42…第１の絶縁膜、43
…シリサイド配線層、44…第２の絶縁膜、45…開口部、
46…第２のシリサイド配線層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/3205 23/00 Ａ
Claims (3)
- 【請求項１】 基板と、 ウェ−ハ上の絶縁膜に設けられた第１の検査用マ−クの
転写物である開口部により露出している第１の金属層を
覆うために、前記開口部の内および前記絶縁膜の上に第
２の金属層を設けるため、前記基板の表面上に形成され
たパタ−ン形成膜と、 前記パタ−ン形成膜から離れた位置に設けられ、前記基
板の表面上に形成された第２の検査用マ−クと、 を具備することを特徴とするレチクル。 - 【請求項２】 第１の絶縁膜と、 前記第１の絶縁膜の上に堆積された第１の金属層を第１
のレチクルを用いてエッチングすることにより形成され
た第１のマ−クと、 前記第１の絶縁膜および前記第１のマ−クの上に堆積さ
れた第２の絶縁膜を、第２のレチクルを用いてエッチン
グすることにより形成された前記第１のマ−クの上に位
置する第２のマ−クとしての開口部と、 前記開口部の内および前記第２の絶縁膜の上に堆積され
た第２の金属層を第３のレチクルを用いてエッチングす
ることにより、前記開口部の内に形成された前記第１の
マ−クをすべて覆うための堆積物と、 前記堆積物から離れた位置に形成された第３のマ−ク
と、 を具備することを特徴とするレチクルを用いた半導体装
置。 - 【請求項３】 第１の絶縁膜の上に第１の金属層を堆積
する工程と、 前記第１の金属層を第１のレチクルを用いてエッチング
することにより第１のマ−クを形成する工程と、 前記第１の絶縁膜および前記第１のマ−クの上に第２の
絶縁膜を堆積する工程と、 前記第２の絶縁膜を第２のレチクルを用いてエッチング
することにより、前記第１のマ−クの上に位置する第２
のマ−クとしての開口部を形成する工程と、 前記開口部の内および前記第２の絶縁膜の上に第２の金
属層を堆積する工程と、 前記第２の金属層を第３のレチクルを用いてエッチング
することにより、前記開口部の内に位置する前記第１の
マ−クをすべて覆うための堆積物および前記堆積物から
離れた位置に第３のマ−クを形成する工程と、 からなることを特徴とするレチクルを用いた半導体装置
の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17551592A JP3115107B2 (ja) | 1992-07-02 | 1992-07-02 | レチクルとそのレチクルを用いた半導体装置およびその製造方法 |
| KR1019930012246A KR0136251B1 (ko) | 1992-07-02 | 1993-07-01 | 래티클과 그 래티클을 사용한 반도체 장치 및 그 제조 방법 |
| US08/668,522 US5665645A (en) | 1992-07-02 | 1996-06-28 | Method of manufacturing a semiconductor device using reticles |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17551592A JP3115107B2 (ja) | 1992-07-02 | 1992-07-02 | レチクルとそのレチクルを用いた半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0619120A true JPH0619120A (ja) | 1994-01-28 |
| JP3115107B2 JP3115107B2 (ja) | 2000-12-04 |
Family
ID=15997407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17551592A Expired - Fee Related JP3115107B2 (ja) | 1992-07-02 | 1992-07-02 | レチクルとそのレチクルを用いた半導体装置およびその製造方法 |
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| Country | Link |
|---|---|
| US (1) | US5665645A (ja) |
| JP (1) | JP3115107B2 (ja) |
| KR (1) | KR0136251B1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10177245A (ja) * | 1996-12-18 | 1998-06-30 | Fujitsu Ltd | レチクル、半導体基板及び半導体チップ |
| US5898227A (en) * | 1997-02-18 | 1999-04-27 | International Business Machines Corporation | Alignment targets having enhanced contrast |
| US7115523B2 (en) * | 2000-05-22 | 2006-10-03 | Applied Materials, Inc. | Method and apparatus for etching photomasks |
| JP4703364B2 (ja) * | 2005-10-24 | 2011-06-15 | 株式会社東芝 | 半導体装置及びその製造方法 |
| KR100790250B1 (ko) * | 2006-08-09 | 2008-01-02 | 동부일렉트로닉스 주식회사 | 정렬 키 어셈블리 및 이의 제조 방법 |
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