JPH0619702A - マイクロコンピュータ演算器 - Google Patents

Abstract

(57)【要約】 【目的】 マイクロコンピュータ演算器における算術論
理演算及びアドレス演算等の処理時間を短縮し、かつレ
ジスタを削減することを可能とする。 【構成】 主にアドレスの演算を行う少なくとも２つの
独立なアドレス演算器１２，１３と、少なくとも１つの
算術論理演算器１０と、アドレス演算器と算術論理演算
器にそれぞれ接続されるレジスタファイル１１とを有す
る。このレジスタファイル１１はそれぞれの演算器に対
する入力、出力データの語長を選択的に設定できるよう
に、所要の語長以上のビット長を有するレジスタ若しく
はレジスタペアで構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロコンピュータ
に関し、特に複数の語長を演算する複数の演算器を有す
るマイクロコンピュータに関する。

【０００２】

【従来の技術】従来この種のマイクロコンピュータは、
データの演算用の算術論理演算器と、アドレス演算用の
アドレス演算器を有している。特に、アトレス演算器
は、算術論理演算器の２つの入力データをメモリから転
送するために、少なくとも２つのアドレスを発生する事
ができるアドレス演算器を搭載している。

【０００３】従来例を図３に示す。この例では１つの算
術論理演算器１０と、レジスタファイル１１と、２つの
独立したアドレス演算器１２，１３と、アドレス演算レ
ジスタファイル１４とを有している。前記アドレス演算
レジスタファイル１４は、２つのアドレス演算器のため
の１語長のレジスタｄｐ０，ｄｐ１，ｄｐ２，ｄｐ３と
ｄｎ０，ｄｎ１，ｄｎ２，ｄｎ３の８本のレジスタを有
する。又、レジスタファイル１１は、算術論理演算器の
為の１語長の８本のレジスタを有する。このレジスタ
は、ｒ０Ｈとｒ０Ｌ，ｒ１Ｈとｒ１Ｌ，ｒ２Ｈとｒ２
Ｌ，ｒ３Ｈとｒ３Ｌで２語長のレジスタペア構成を取っ
ており、算術演算器の演算の種類によって選択的に語長
を決定する事ができる。

【０００４】そして、算術論理演算器１０とレジスタフ
ァイル１１とはバス７〜９で相互に接続される。又、ア
ドレス演算器１２，１３とアドレス演算レジスタファイ
ル１４とはバス１〜６で相互に接続される。更に、前記
各レジスタファイル１１と１４とはレジスタ間転送用バ
ス１５で相互に接続されている。

【０００５】この構成によれば、算術論理演算器１０の
出力結果はレジスタファイル１１に格納される。またア
ドレス演算器１２，１３の入出力はレジスタファイル１
４に限られている。そのため２つのレジスタファイル１
１と１４のデータを転送して、算術論理演算器の演算結
果をアドレス演算に使えるようにするため、あるいはそ
の反対の目的のためにレジスタ転送用バス１５が使用さ
れる。このレジスタ転送用バス１５は１語長のビット幅
を持ち、レジスタファイル１１と１４の内のレジスタ全
ての間での転送が可能になっている。したがって、算術
論理演算器１０での演算結果をアドレス演算器１２，１
３でのアドレス演算に用いたい場合は、算術論理演算器
１０の出力結果を一度レジスタファイル１１に出力した
後、命令によってレジスタファイル１１からレジスタフ
ァイル１４にデータを転送し、その後アドレス演算器１
２，１３においてアドレス演算を行うことになる。

【０００６】

【発明が解決しようとする課題】上述した従来の構成で
は、算術論理演算器１０が使用するレジスタ１１と、ア
ドレス演算器１２，１３が使用するレジスタ１４の種類
が異なる上に、算術論理演算器１０での演算結果をアド
レスとして使用するときにはレジスタ転送バス１５を通
してデータの転送を行わねばならず、処理時間の増大と
プログラム上の煩雑さを招き、しかも一時的に同一デー
タを保持する必要がある事から、余分なレジスタを必要
とし、ハードウェア上の資源が無駄になるという問題が
ある。本発明の目的は、処理時間を短縮し、かつレジス
タを削減することができるマイクロコンピュータ演算器
を提供することにある。

【０００７】

【課題を解決するための手段】本発明は、主にアドレス
の演算を行う少なくとも２つの独立なアドレス演算器
と、少なくとも１つの算術論理演算器と、アドレス演算
器と算術論理演算器にそれぞれ接続されるレジスタファ
イルとを有する。このレジスタファイルは、少なくとも
２組の、少なくとも２つの１語長レジスタとしても使用
する事のできる２語長以上のビット長を有するレジスタ
若しくはレジスタペアを有し、算術論理演算器に対する
入力として少なくとも２つ以上のレジスタを語長を選択
的に選んで設定でき、かつ出力として少なくとも１つ以
上のレジスタを語長を選択的に選んで設定でき、一方ア
ドレス演算器に対する入力として、少なくとも２つ以上
のレジスタを語長を選択的に選んで設定でき、かつ出力
として少なくとも１つ以上のレジスタを語長を選択的に
選んで設定できる。

【０００８】

【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の第１実施例のブロック図である。１
語長または２語長のデータをそれぞれの入出力に独立に
選択的に設定できる算術論理演算器１０と、１語長のデ
ータを演算する２つの独立なアドレス演算器１２，１３
と、それぞれ２つで２語長のレジスタペアとして使用す
る事のできる４つの１語長レジスタファイル１１で構成
される。そして、このレジスタファイル１１に対し、バ
ス１〜６を用いてアドレス演算器１２，１３を相互接続
し、かつバス７〜９を用いて算術論理演算器１０を相互
接続している。

【０００９】第１のアドレス演算器１２は、１語長の２
つの入力と、同じく１語長の１つの出力を有しており、
これに１語長のバス１と第１のアドレス演算器の第１の
入力が接続され、１語長のバス２と第１のアドレス演算
器の第２の入力が接続されている。また、この第１のア
ドレス演算器１２の出力は１語長のバス５に接続されて
いる。また、第２のアドレス演算器１３は、１語長の２
つの入力と、同じく１語長の１つの出力を有しており、
これに１語長のバス３と第２のアドレス演算器の第１の
入力が接続され、１語長のバス４と第２のアドレス演算
器の第２の入力が接続されている。また、この第２のア
ドレス演算器の出力は、１語長のバス６に接続されてい
る。

【００１０】算術論理演算器１０は１語長または２語長
のデータをそれぞれ独立に選択的に入力する事のできる
２つの入力と、１語長または２語長のデータを選択的に
出力する事のできる１つの入力とを有しており、これに
２語長のバス７と算術演算器の第１の入力が接続され、
同じく２語長のバス８と算術演算器の第２の入力が接続
されている。また、この算術演算器の出力は、２語長の
バス９に接続されている。

【００１１】レジスタファイル１１は４つの１語長のレ
ジスタｒ０Ｈ，ｒ０Ｌ，ｒ１Ｈ，ｒ１Ｌよりなり、それ
ぞれｒ０Ｈレジスタとｒ０Ｌレジスタ、ｒ１Ｈレジスタ
とｒ１Ｌレジスタは２語長のレジスタペアｒ０とｒ１と
して操作する事ができる。ｒ０Ｈとｒ１Ｌまたはｒ０Ｈ
とｒ１Ｈ等のほかの組み合わせがレジスタペアとして操
作可能であるか否かについては、どちらでもかまわない
が、本実施例の中では不可能であるものとする。

【００１２】１語長のバス１にはｒ０Ｈまたはｒ１Ｈが
選択的に出力可能であり、１語長のバス２にはｒ０Ｌま
たはｒ１Ｌが選択的に出力可能である。また、１語長の
バス３にはｒ０Ｈまたはｒ１Ｈが選択的に出力可能であ
り、１語長のバス４にはｒ０Ｌまたはｒ１Ｌが選択的に
出力可能である。２語長のバス７に対して、上位１語長
にはｒ０Ｈまたはｒ１Ｈが選択的に出力可能であり、下
位１語長にはｒ０Ｌまたはｒ１Ｌが選択的に出力可能で
ある。２語長のバス９に関して、上位１語長からｒ０Ｈ
またはｒ１Ｈに対して選択的に入力可能であり、下位１
語長からはｒ０Ｌまたはｒ１Ｌに対して選択的に入力可
能である。

【００１３】１語長のバス５から、ｒ０Ｈまたはｒ１Ｈ
に選択的に入力可能であり、１語長のバス６から、ｒ０
Ｈまたはｒ１Ｈに選択的に入力可能である。ただし、２
語長のバスに対して必ず２語長のデータを出力する必要
性はなく、同様に２語長のバスから必ず２語長のデータ
を入力する必要はなく、１語長のレジスタに対してのみ
書き込みを行ってもかまわない。また、ここではバス
５，６からはｒ０Ｈまたはｒ１Ｈに選択的に入力可能で
あるとして説明を行っているが、ｒ０Ｌおよびｒ１Ｌに
も選択的に入力可能であってもかまわない。

【００１４】この構成によれば、１つの算術論理演算器
１０と、２つのアドレス演算器１２，１３とは同期的に
動作し、入力データを読み込んだ次のクロックサイクル
で書き込みを行う。１つの算術論理演算器１０と２つの
アドレス演算器１２，１３がレジスタファイル１１より
独立にデータを取り込み、独立にデータを書き込む事が
でき、算術論理演算器１０、第１のアドレス演算器１
２、第２のアドレス演算器１３の出力結果を次のサイク
ルで算術論理演算器１０、第１のアドレス演算器１２、
第２のアドレス演算器１３の入力として演算する事が可
能となり、データの転送などを行う必要がなく多くのデ
ータの演算の組み合わせが可能となる。

【００１５】図２は本発明の第２実施例のブロック図で
あり、第１実施例と等価な部分には同一符号を付してあ
る。第１実施例ではレジスタファイル１１が１語長と２
語長の組み合わせしか行えなかったのに対して、この第
２実施例ではレジスタファイル１１に 1/2語長のレジス
タを加え、それぞれ 0.5/1/1.5/2/2.5語長のデータを扱
えるようにしたものである。本実施例では付加するレジ
スタを 1/2語長としたが、任意ビット長にする事が可能
である。また、レジスタ本数も最大４本の 2.5語長のレ
ジスタペアに増やしてある。これにともない、バス７，
８，９が 2.5語長のバスとなり上位 0.5語長はｒ０ｅ，
ｒ１ｅ，ｒ２ｅ、ｒ３ｅに対する入出力を行う。

【００１６】なお、種々のベンチマークの結果から、こ
の種のマイクロコンピュータに必要なレジスタの本数
は、３つの演算器に対しては最低４本が必要であり、性
能を考慮するならば、少なくとも８本は必要であると考
えられており、本数の増加や、ビット長の最適設定は、
演算器の種類と数によって決められるべきものである。

【００１７】

【発明の効果】以上説明したように本発明は、算術論理
演算器とアドレス演算器とでレジスタを共用しているの
で、算術論理演算器での演算結果をアドレスとして使用
するとき内部バスなどを通してデータの転送を行う必要
がなく、処理時間を短縮し、ソフトウェア上も単純にな
り、ハードウェア資源を効率的に利用する事ができると
いう効果を有する。

【図面の簡単な説明】

【図１】本発明のマイクロコンピュータ演算器の第１実
施例のブロック図である。

【図２】本発明の第２実施例のブロック図である。

【図３】従来のマイクロコンピュータ演算器のブロック
図である。

【符号の説明】 １〜６ アドレス演算器用バス ７〜９ 算術論理演算器用バス １０ 算術論理演算器 １１ レジスタファイル １２，１３ アドレス演算器 １４ アドレス演算用レジスタファイル

Claims (1)

【特許請求の範囲】
1. 【請求項１】 主にアドレスの演算を行う少なくとも２
   つの独立なアドレス演算器と、少なくとも１つの算術論
   理演算器と、前記アドレス演算器と算術論理演算器にそ
   れぞれ接続されるレジスタファイルとを有し、このレジ
   スタファイルは、少なくとも２組の、少なくとも２つの
   １語長レジスタとしても使用する事のできる２語長以上
   のビット長を有するレジスタ若しくはレジスタペアを有
   し、算術論理演算器に対する入力として少なくとも２つ
   以上のレジスタを語長を選択的に選んで設定でき、かつ
   出力として少なくとも１つ以上のレジスタを語長を選択
   的に選んで設定でき、一方アドレス演算器に対する入力
   として、少なくとも２つ以上のレジスタを語長を選択的
   に選んで設定でき、かつ出力として少なくとも１つ以上
   のレジスタを語長を選択的に選んで設定できる事を特徴
   とするマイクロコンピュータ演算器。