JPH0620039B2 - 半導体装置の製法 - Google Patents
半導体装置の製法Info
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- JPH0620039B2 JPH0620039B2 JP60052974A JP5297485A JPH0620039B2 JP H0620039 B2 JPH0620039 B2 JP H0620039B2 JP 60052974 A JP60052974 A JP 60052974A JP 5297485 A JP5297485 A JP 5297485A JP H0620039 B2 JPH0620039 B2 JP H0620039B2
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
- H10P14/29—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by the substrates
- H10P14/2901—Materials
- H10P14/2907—Materials being Group IIIA-VA materials
- H10P14/2911—Arsenides
-
- H—ELECTRICITY
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- H10P14/24—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials using chemical vapour deposition [CVD]
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- H10P14/3414—Deposited materials, e.g. layers characterised by the chemical composition being group IIIA-VIA materials
- H10P14/3421—Arsenides
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- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 本発明は、ヘテロ界面を有する半導体装置の製法に係わ
る。
る。
異種の化合物半導体層を有機金属気相成長法、いわゆる
MOCVDによって形成してヘテロ界面を形成する技術は、
各種半導体装置の製造技術に適用されているところであ
るが、この場合、そのヘテロ界面は、化合物半導体層の
面方向、すなわち、堆積面に沿う方向に形成することに
のみ適用されていて、堆積面と交る方向に関してのヘテ
ロ界面の形成への着目はなされていない。
MOCVDによって形成してヘテロ界面を形成する技術は、
各種半導体装置の製造技術に適用されているところであ
るが、この場合、そのヘテロ界面は、化合物半導体層の
面方向、すなわち、堆積面に沿う方向に形成することに
のみ適用されていて、堆積面と交る方向に関してのヘテ
ロ界面の形成への着目はなされていない。
本発明者等は、互いに異種の第１の化合物半導体層、例
えばＡｌGaAs層と、第２の化合物半導体層、例えばGaAs
層とをMOCVDによってエピタキシャル成長する場合、そ
の成長温度、すなわち基体温度を 650〜 850℃の温度範
囲において所定の温度に選定することによって、その下
層側の第１の化合物半導体層の例えばＡｌGaAs層の表面
に、多数のＡｌGaAs原子層のアイランドを、その広がり
幅を制御して配列形成することができるものであり、第
２の化合物半導体層の例えばGaAs層はこれらアイランド
上にこれらアイランド間を埋め込んでエピタキシャル成
長することを見出した。本発明においてはこのことに基
いて、上述した 650〜 850℃における温度の制御によっ
て所要の幅のアイランドを多数配列形成し、これらアイ
ランドの側面において、つまり半導体層の堆積面の面方
向に交る方向に積極適に微細ヘテロ界面の配列形成を行
う。
えばＡｌGaAs層と、第２の化合物半導体層、例えばGaAs
層とをMOCVDによってエピタキシャル成長する場合、そ
の成長温度、すなわち基体温度を 650〜 850℃の温度範
囲において所定の温度に選定することによって、その下
層側の第１の化合物半導体層の例えばＡｌGaAs層の表面
に、多数のＡｌGaAs原子層のアイランドを、その広がり
幅を制御して配列形成することができるものであり、第
２の化合物半導体層の例えばGaAs層はこれらアイランド
上にこれらアイランド間を埋め込んでエピタキシャル成
長することを見出した。本発明においてはこのことに基
いて、上述した 650〜 850℃における温度の制御によっ
て所要の幅のアイランドを多数配列形成し、これらアイ
ランドの側面において、つまり半導体層の堆積面の面方
向に交る方向に積極適に微細ヘテロ界面の配列形成を行
う。
例えば第１図に示すように、サブストレイト(1)例えばG
aAsサブストレイト上に、第１の化合物半導体層例えばG
aAs(2)をMOCVDによってエピタキシャル成長し、続いて
供給原料ガスを切り換えて第２の化合物半導体層(3)をM
OCVDによってエピタキシャル成長させると、両半導体層
(2)及び(3)の界面に低原子層のアイランド(4)が生じる
が、このアイランド(4)は両層(2)及び(3)のヘテロ界面
のエピタキシャル成長温度、すなわちMOCVD時の基体温
度によって、その幅Ｗを選定できるものであり、この温
度制御によってアイランド(4)の幅Ｗ、したがってピッ
チを選定してアイランド(4)の側面に形成されるＡｌAs
／GaAsのヘテロ界面、つまり、第１の半導体層(2)の、
第２の半導体層(3)の堆積面方向と交る多数のヘテロ界
面を形成する。
aAsサブストレイト上に、第１の化合物半導体層例えばG
aAs(2)をMOCVDによってエピタキシャル成長し、続いて
供給原料ガスを切り換えて第２の化合物半導体層(3)をM
OCVDによってエピタキシャル成長させると、両半導体層
(2)及び(3)の界面に低原子層のアイランド(4)が生じる
が、このアイランド(4)は両層(2)及び(3)のヘテロ界面
のエピタキシャル成長温度、すなわちMOCVD時の基体温
度によって、その幅Ｗを選定できるものであり、この温
度制御によってアイランド(4)の幅Ｗ、したがってピッ
チを選定してアイランド(4)の側面に形成されるＡｌAs
／GaAsのヘテロ界面、つまり、第１の半導体層(2)の、
第２の半導体層(3)の堆積面方向と交る多数のヘテロ界
面を形成する。
第２図は、その成長温度とアイランド(4)の幅Ｗとの関
係を測定した結果を示す。
係を測定した結果を示す。
この測定は、第３図に示すようにGaAsサブストレイト
(1)上に第１の化合物半導体層(2)として ＡｌGaAs層を６層、第２の化合物半導体層(3)としてGaA
s層を５層交互にMOCVDによって形成し、第２の化合物半
導体層(3)において夫々独立した量子井戸を形成する試
料を作製し、これについてのフォルトミネセンスの半値
幅を測定して行った。
(1)上に第１の化合物半導体層(2)として ＡｌGaAs層を６層、第２の化合物半導体層(3)としてGaA
s層を５層交互にMOCVDによって形成し、第２の化合物半
導体層(3)において夫々独立した量子井戸を形成する試
料を作製し、これについてのフォルトミネセンスの半値
幅を測定して行った。
次に本発明製法によって、半導体装置を製造する具体的
一例を第４図を参照して説明する。この例は、電子移動
速度の変調トランジスタ、いわゆるVMT を得る場合で、
この例においては、半絶縁性GaAsサブストレイト(11)上
に、GaAsバッファ層(12)を、１の導電型例えばｎ型のＡ
ｌGaAsの第１の化合物半導体層(13)とノンドープのGaAs
の第２の化合物半導体層(14)と、上記１の導電型例えば
ｎ型のＡｌGaAsの第３の化合物半導体層(15)を順次MOCV
Dによってエピタキシャル成長する。そして半導体層(1
5)及び(14)を横切る深さに所要の間隔を保持してｎ型の
不純物を選択的にイオン注入してソース及びドレイン各
領域(16)及び(17)を形成し、両領域(16)及び(17)間の第
３の半導体層(15)上にゲート電極(18)を被着すると共
に、各領域(16)及び(17)上にオーミックにソース及びド
レイン各電極(19)及び(20)を形成する。
一例を第４図を参照して説明する。この例は、電子移動
速度の変調トランジスタ、いわゆるVMT を得る場合で、
この例においては、半絶縁性GaAsサブストレイト(11)上
に、GaAsバッファ層(12)を、１の導電型例えばｎ型のＡ
ｌGaAsの第１の化合物半導体層(13)とノンドープのGaAs
の第２の化合物半導体層(14)と、上記１の導電型例えば
ｎ型のＡｌGaAsの第３の化合物半導体層(15)を順次MOCV
Dによってエピタキシャル成長する。そして半導体層(1
5)及び(14)を横切る深さに所要の間隔を保持してｎ型の
不純物を選択的にイオン注入してソース及びドレイン各
領域(16)及び(17)を形成し、両領域(16)及び(17)間の第
３の半導体層(15)上にゲート電極(18)を被着すると共
に、各領域(16)及び(17)上にオーミックにソース及びド
レイン各電極(19)及び(20)を形成する。
そして、この場合、第１〜第３の化合物半導体層(13)〜
(15)のエピタキシャル成長温度を以下の様に設定する。
即ち、第１及び第２の化合物半導体層(13)及び(14)間の
ヘテロ界面Ｈ１近傍の成長温度を例えば 650〜 750℃と
し、第２及び第３の化合物半導体層(14)及び(15)間のヘ
テロ界面Ｈ２近傍の成長温度を例えば 750〜 850℃とす
る事によって、第５図Ａ及びＢに示すように夫々異る幅
Ｗ1 及びＷ2 のアイランド(4)を配列形成するようにす
る。
(15)のエピタキシャル成長温度を以下の様に設定する。
即ち、第１及び第２の化合物半導体層(13)及び(14)間の
ヘテロ界面Ｈ１近傍の成長温度を例えば 650〜 750℃と
し、第２及び第３の化合物半導体層(14)及び(15)間のヘ
テロ界面Ｈ２近傍の成長温度を例えば 750〜 850℃とす
る事によって、第５図Ａ及びＢに示すように夫々異る幅
Ｗ1 及びＷ2 のアイランド(4)を配列形成するようにす
る。
このような構成において、ゲート電極(18)への印加電圧
を制御することによってソース及びドレイン領域(16)及
び(17)間の第２の化合物半導体層(13)の第１のヘテロ接
合Ｈ１側或いは第２のヘテロ接合Ｈ２即の何れかに主た
るチャンネルを切換選択的に形成することができるが、
特に本発明構成では、上述したように両界面Ｈ１及びＨ
２において、そのアイランド幅Ｗ1 及びＷ2 が互いに相
違して形成され、夫々の両方向に関するヘテロ接合の配
列ピッチが異るように形成されていることから、例えば
何れか１方の接合Ｈ１またはＨ２が、その面方向に関し
てアイランド幅が異なることにより、電子の散乱のされ
型が、Ｈ１とＨ２で異なり、従って各テヘロ接合Ｈ１及
びＨ２においてその面方向に関する電子移動度が異り、
ゲート電圧の制御によって、速度変調がなされるトラン
ジスタ、すなわちVMT 構成とされる。
を制御することによってソース及びドレイン領域(16)及
び(17)間の第２の化合物半導体層(13)の第１のヘテロ接
合Ｈ１側或いは第２のヘテロ接合Ｈ２即の何れかに主た
るチャンネルを切換選択的に形成することができるが、
特に本発明構成では、上述したように両界面Ｈ１及びＨ
２において、そのアイランド幅Ｗ1 及びＷ2 が互いに相
違して形成され、夫々の両方向に関するヘテロ接合の配
列ピッチが異るように形成されていることから、例えば
何れか１方の接合Ｈ１またはＨ２が、その面方向に関し
てアイランド幅が異なることにより、電子の散乱のされ
型が、Ｈ１とＨ２で異なり、従って各テヘロ接合Ｈ１及
びＨ２においてその面方向に関する電子移動度が異り、
ゲート電圧の制御によって、速度変調がなされるトラン
ジスタ、すなわちVMT 構成とされる。
尚、上述の例にいおいては、本発明を、VMT を得る場合
に適用した例であるが、そのほか、ラテラル方向に所要
の電子移動度を設定する各種半導体装置に適用すること
ができる。
に適用した例であるが、そのほか、ラテラル方向に所要
の電子移動度を設定する各種半導体装置に適用すること
ができる。
また、本発明製法によれば、２次元的ヘテロ接合の積み
重ねによる超格子構造のみならず、エピタキシャル成長
温度の時間的変化によって、０次元のｋ空間、或いは実
空間に於ては３次元的超格子構造即ち、２種の半導体が
互いに他の中に、バブル状に存在する構造などの実現が
可能となる。
重ねによる超格子構造のみならず、エピタキシャル成長
温度の時間的変化によって、０次元のｋ空間、或いは実
空間に於ては３次元的超格子構造即ち、２種の半導体が
互いに他の中に、バブル状に存在する構造などの実現が
可能となる。
上述したように本発明によればMOCVDにおけるエピタキ
シャル成長温度の制御によってエピタキシャル成長され
た半導体層の面方向に関してこの面方向と交るヘテロ界
面の配列構造を制御されたピッチをもって形成するの
で、作業工程数を増加させたり、特別のエピタキシャル
成長装置を用いることなく、各種半導体装置を製造する
ことができ、実用に供してその利益は大である。
シャル成長温度の制御によってエピタキシャル成長され
た半導体層の面方向に関してこの面方向と交るヘテロ界
面の配列構造を制御されたピッチをもって形成するの
で、作業工程数を増加させたり、特別のエピタキシャル
成長装置を用いることなく、各種半導体装置を製造する
ことができ、実用に供してその利益は大である。
第１図は本発明製法の説明に供する要部の拡大断面図、
第２図はエピタキシャル成長温度とアイランド幅との関
係の測定曲線図、第３図はその測定試料の説明図、第４
図は本発明製法によって得た半導体装置の一例の拡大断
面図、第５図Ａ及びＢは夫々そのヘテロ接合部、の略線
的拡大断面図である。 (1)，（11）はサブストレイト、(2)，(3)，（13），(1
4)，(15)は夫々化合物半導体層、(4)はアイランドであ
る。
第２図はエピタキシャル成長温度とアイランド幅との関
係の測定曲線図、第３図はその測定試料の説明図、第４
図は本発明製法によって得た半導体装置の一例の拡大断
面図、第５図Ａ及びＢは夫々そのヘテロ接合部、の略線
的拡大断面図である。 (1)，（11）はサブストレイト、(2)，(3)，（13），(1
4)，(15)は夫々化合物半導体層、(4)はアイランドであ
る。
Claims (1)
- 【請求項１】互いに異種の少くとも第１の化合物半導体
層と、第２の化合物半導体層とを有機金属気相成長法に
より順次エピタキシャル成長してヘテロ界面を形成する
工程を有し、上記エピタキシャル成長温度を 650〜 850
℃の温度範囲において選定することによって上記第１の
化合物半導体層の上記第２の化合物半導体層が堆積され
る面に、その面方向に広がるアイランドの幅を制御して
上記面方向と交る多数の微細ヘテロ界面を所要の間隔に
配列形成することを特徴とする半導体装置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60052974A JPH0620039B2 (ja) | 1985-03-15 | 1985-03-15 | 半導体装置の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60052974A JPH0620039B2 (ja) | 1985-03-15 | 1985-03-15 | 半導体装置の製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61210623A JPS61210623A (ja) | 1986-09-18 |
| JPH0620039B2 true JPH0620039B2 (ja) | 1994-03-16 |
Family
ID=12929865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60052974A Expired - Fee Related JPH0620039B2 (ja) | 1985-03-15 | 1985-03-15 | 半導体装置の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0620039B2 (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2718511B2 (ja) * | 1988-06-20 | 1998-02-25 | 光技術研究開発株式会社 | 化合物半導体装置 |
| US6620723B1 (en) | 2000-06-27 | 2003-09-16 | Applied Materials, Inc. | Formation of boride barrier layers using chemisorption techniques |
| US7101795B1 (en) | 2000-06-28 | 2006-09-05 | Applied Materials, Inc. | Method and apparatus for depositing refractory metal layers employing sequential deposition techniques to form a nucleation layer |
| US6551929B1 (en) | 2000-06-28 | 2003-04-22 | Applied Materials, Inc. | Bifurcated deposition process for depositing refractory metal layers employing atomic layer deposition and chemical vapor deposition techniques |
| US7405158B2 (en) | 2000-06-28 | 2008-07-29 | Applied Materials, Inc. | Methods for depositing tungsten layers employing atomic layer deposition techniques |
| US6765178B2 (en) | 2000-12-29 | 2004-07-20 | Applied Materials, Inc. | Chamber for uniform substrate heating |
| US6998579B2 (en) | 2000-12-29 | 2006-02-14 | Applied Materials, Inc. | Chamber for uniform substrate heating |
| US6951804B2 (en) | 2001-02-02 | 2005-10-04 | Applied Materials, Inc. | Formation of a tantalum-nitride layer |
| US6878206B2 (en) | 2001-07-16 | 2005-04-12 | Applied Materials, Inc. | Lid assembly for a processing system to facilitate sequential deposition techniques |
| US6734020B2 (en) | 2001-03-07 | 2004-05-11 | Applied Materials, Inc. | Valve control system for atomic layer deposition chamber |
| US7211144B2 (en) | 2001-07-13 | 2007-05-01 | Applied Materials, Inc. | Pulsed nucleation deposition of tungsten layers |
| US7085616B2 (en) | 2001-07-27 | 2006-08-01 | Applied Materials, Inc. | Atomic layer deposition apparatus |
| US6936906B2 (en) | 2001-09-26 | 2005-08-30 | Applied Materials, Inc. | Integration of barrier layer and seed layer |
| US7049226B2 (en) | 2001-09-26 | 2006-05-23 | Applied Materials, Inc. | Integration of ALD tantalum nitride for copper metallization |
| US6916398B2 (en) | 2001-10-26 | 2005-07-12 | Applied Materials, Inc. | Gas delivery apparatus and method for atomic layer deposition |
| US6998014B2 (en) | 2002-01-26 | 2006-02-14 | Applied Materials, Inc. | Apparatus and method for plasma assisted deposition |
| US6911391B2 (en) | 2002-01-26 | 2005-06-28 | Applied Materials, Inc. | Integration of titanium and titanium nitride layers |
| US6833161B2 (en) | 2002-02-26 | 2004-12-21 | Applied Materials, Inc. | Cyclical deposition of tungsten nitride for metal oxide gate electrode |
| US7439191B2 (en) | 2002-04-05 | 2008-10-21 | Applied Materials, Inc. | Deposition of silicon layers for active matrix liquid crystal display (AMLCD) applications |
| US7262133B2 (en) | 2003-01-07 | 2007-08-28 | Applied Materials, Inc. | Enhancement of copper line reliability using thin ALD tan film to cap the copper line |
| US7211508B2 (en) | 2003-06-18 | 2007-05-01 | Applied Materials, Inc. | Atomic layer deposition of tantalum based barrier materials |
-
1985
- 1985-03-15 JP JP60052974A patent/JPH0620039B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61210623A (ja) | 1986-09-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |