JPS5963769A - 高速半導体素子 - Google Patents

高速半導体素子

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JPS5963769A
JPS5963769A JP57173897A JP17389782A JPS5963769A JP S5963769 A JPS5963769 A JP S5963769A JP 57173897 A JP57173897 A JP 57173897A JP 17389782 A JP17389782 A JP 17389782A JP S5963769 A JPS5963769 A JP S5963769A
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JP
Japan
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layer
gaas
algaas
semiconductor device
superlattice
Prior art date
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Pending
Application number
JP57173897A
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English (en)
Inventor
Seiji Nishi
清次 西
Haruhisa Kinoshita
木下　治久
Masahiro Akiyama
秋山　正博
Toshimasa Ishida
俊正 石田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
National Institute of Advanced Industrial Science and Technology AIST
Original Assignee
Agency of Industrial Science and Technology
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Publication date
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Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/81—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials of structures exhibiting quantum-confinement effects, e.g. single quantum wells; of structures having periodic or quasi-periodic potential variation
    • H10D62/815—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials of structures exhibiting quantum-confinement effects, e.g. single quantum wells; of structures having periodic or quasi-periodic potential variation of structures having periodic or quasi-periodic potential variation, e.g. superlattices or multiple quantum wells [MQW]
    • H10D62/8161—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials of structures exhibiting quantum-confinement effects, e.g. single quantum wells; of structures having periodic or quasi-periodic potential variation of structures having periodic or quasi-periodic potential variation, e.g. superlattices or multiple quantum wells [MQW] potential variation due to variations in composition or crystallinity, e.g. heterojunction superlattices
    • H10D62/8162—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials of structures exhibiting quantum-confinement effects, e.g. single quantum wells; of structures having periodic or quasi-periodic potential variation of structures having periodic or quasi-periodic potential variation, e.g. superlattices or multiple quantum wells [MQW] potential variation due to variations in composition or crystallinity, e.g. heterojunction superlattices having quantum effects only in the vertical direction, i.e. layered structures having quantum effects solely resulting from vertical potential variation
    • H10D62/8164—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials of structures exhibiting quantum-confinement effects, e.g. single quantum wells; of structures having periodic or quasi-periodic potential variation of structures having periodic or quasi-periodic potential variation, e.g. superlattices or multiple quantum wells [MQW] potential variation due to variations in composition or crystallinity, e.g. heterojunction superlattices having quantum effects only in the vertical direction, i.e. layered structures having quantum effects solely resulting from vertical potential variation comprising only semiconductor materials 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/472—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having lower bandgap active layer formed on top of wider bandgap layer, e.g. inverted HEMT

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  • Bipolar Transistors (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、高速半導体素子に関するものである。
高純度のＧａＡｓ　（！：　ＡｌＧａＡｓを交互に成長
させた超格子構造、または高純度ＱａＡｓとＡＡＧａＡ
ｓの単一の接合において、禁制帯幅の大きいんｉ！Ｇａ
Ａｓ層にのみ選択的にｎ型のドーピングを行うと、　Ｇ
ａＡｓとＡｌＧａＡｓの電子親和力の差によ！Ｊ　Ａｌ
ＧａＡｓ層の電子φ；高純度のＧａＡｓ層に移シ、帯構
造の曲がシによってＧａＡｓとＡｌＧａＡｓの界面に２
次元的に広がった電子ガス層ができる。この２次元電子
ガスは、イオン化したドナー不純物と空間的に離れてい
るためにクーロン力による散乱が少なく、特に低温にお
いて電子移動度が高いことが知られている。
ＧａＡｓ　−ＡｌＧａＡｓ異種界面における高移動度２
次元ガスをチャネル層とする従来の素子を第１図に示す
。第１図においては、ＧａＡｓ基板１上に高純度ＧａＡ
ｓ層２、ＡｌＧａＡｓ層３をＭＢＥ　（Ｍｏ１ｅｃｕｌ
ａｒ　ＢｅａｍＥｐｉｔａｘｉａｌ　）法によ多連続成
長させた後、前記ＡｌＧａＡｓ層３上にソース電極４、
ドレイン電極５お次元電子がスフは、低温において高移
動度を有する。したがって、第１図の素子は高速ＦＥＴ
として動作する。
しかるに、第１図の素子では、表面がＡＪＧａＡｓ層３
であるだめ、ケ゛−トロのショットキー接合の特性が不
安定となるばかりか、ＡｌＧａＡｓ層３のキャリア数が
多いため、ダート電圧により２次元電子ガスの濃度を変
調するためには、ＡＡ’ＧａＡｓＡｌＧａＡｓ層３に制
御しなくてはならない欠点があった。
従来の他の素子を第２図に示す。第２図においては、Ｇ
ａＡｓ基板１１上にＭＢＥ法によ、！ｌ）　ＧａＡｓバ
ッファ層１２　、ＡｌＧａＡｓバッファ層１３、Ｎ型Ａ
ｌＧａＡｓ層１４、高純度ＧａＡｓ層１５を連続的に成
長させた後、高純度ＧａＡｓ層１５上にソース電極１６
、ドレイン電極１７およびゲート１８を形成している。
この素子においては、Ｎ型Ａ／ＧａＡｓ層１４−ＧａＡ
ｓ層１５異種界面の２次元電子ガス１９は、異種界面の
基板１１より離れた側のＧａＡｓ層１５内に生じている
。
面の平坦性が悪いため、その゛凹凸の散乱を受けること
が困難であった。これを解決するために成長温度を上げ
ることも行われているが、成長温度を上げると、ＡｌＧ
ａＡｓ層１４にドーピングした原子かへテロ界面まで成
長中に拡散し、これが２次元電子ガスに対して散乱中心
となるために第１図に示した素子の場合と比較して高い
移動度は得られていない。
この発明は上記の点に鑑みなされたもので、従来の欠点
を解決できる高速半導体素子を提供することを目的とす
る。
以下この発明′の実施例を図面を参照して説明する。第
３図はこの発明の実施例を示す図である。
この図において、２１はＧａＡｓ基板であシ、この基板
２１上にはＧａＡｓバッファ層２２およびＡｌＧａＡｓ
バッファ層２３が連続的に形成される。続けて、ＡＡＧ
ａＡｓバッファ層２３上に上２３上帯幅の広い層として
超格子層２４が１０００！形成される。この超格子層２
４は、ＡｌＧａＡｓとＧａＡｓとを数原子層程度の厚み
、たとえばＡｌＧａＡｓ　１　（１人ｒ　ＧａＡｓ　２
０　ｋで交互に積層して構成される。この超格子層２４
はなお、ＧａＡｓバッファ層２３などの上記各層はＭＢ
Ｅ法によ多形成される。
このように構成された素子においては、超格子層２４−
高純度ＧａＡｓ層２５ヘテロ界面の高純度ＧａＡｓ層２
５側に存在する２次元電子ガス２９にょシチャネル層が
形成される。□そして、ゲートにかける電位によシ、ソ
ース電極２６よシトレイｙ電極２７に流れる電流を変調
することができる。
また、この素子は、第２図に示した従来の素子のＮ型Ａ
Ａ！ＧａＡｓ層１４を、ＧａＡｓとＡｌＧａＡｓの各層
の厚みが数原子層の超格子構造（超格子層２４）でおき
かえたということができる。そして、この超格子構造の
場合は、非常に平担な表面が得られるため、その上に成
長させる高一度ＧａＡｓ層２５とのヘテロ界面は原子の
レベルで平担にすることができる。また、超格子を形成
する各層の厚みが電子の波長よシも短いために、超格子
を形成するＧａＡｓ層が量子の井戸となって電子をとじ
込めることはなく、エネルギ帯の構造は単一のＡｌＧａ
Ａｓ層を使用した場合と同様となる。このために、表面
を高純る。
以上説明したように実施例では、ＧａＡｓとＡｌＧａＡ
ｓの各層の厚みが数原子膚の超格子構造で禁制帯幅の広
い幅を構成するようにしたので、その上に成長させた高
純度ＧａＡｓ層２５とのへテロ界面に高移動度の２次元
電子がス層を形成することができ、これをチャネル層と
して使用する高速度のＦＥＴを実現することができる。
また、Ｐ−ト、２８は高純度ＧａＡｓ層２５上に形成さ
れるので、Ｎ型のＡｌＧａＡｓの表面にゲートを形成し
た場合のように、グートに加えた電圧がイオン化したド
ナー不純物によって減少することはなく、直接、２次元
電子ガス層に伝わる。このために、高純度ＧａＡｓ層２
５の精密な制御は必要でなく、高い相互コンダクタンス
が得られる。また、表面がＧａＡｓ層２５であるため、
ケ”−）　２８のショットキー接合の特性が安定になる
とともに、ソース・ドレイン電極２６，２７のオーム性
電極を形成しやすく、その抵抗値も小さくしやすい。さ
らに、ＧａＡｓはＡｌＧａＡｓに対して安定であシ、高
信頼性の素子を実現することができＨｉ１腫１ ｊ５＜’ｗｌなお、上記実施例ではＧａＡｓとＡｌＧａ
Ａｓで超格子ｌＬｊｍ’　（超格子構造）を形成したが
、ＡｌＡ　ｓとＧａＡｓ　。
ＡＪＩ！ＧａＡｓとＡｎＡｓ　、または組成の異った２
種類のＡＡＧａＡｓで超格子構造を形成してもよい。
以上詳述したようにこの発明においては、禁制帯幅の大
きい選択的にドーピングした層の上にＧａＡｓを形成し
た構成においても、ＡｌｙＧａ１−ｙＡｓとＡｌＸＧａ
１−ｘＡｓ　（０＜、　ｘ　、　ｙ　＜、　１　、　ｘ
＼ｙ〕　とを数原子層の程度の厚みで交互に積層とした
超格子構造によシ前記禁制帯幅の大きい層を構成するこ
とによシ、高移動度の２次元電子ガスを得る利点が−１
、この２次元電子ガス層をチャネル層とした高速半導体
素子を構成することができる。また、この発明の素子に
おいては、ＧａＡｓ上にゲートを形成できるので、Ｇａ
Ａｓの精密な制御は必要でなく、高い相互コンダクタン
スを得ることができる。さらに、表面がＧａＡｓとなる
ので、安定したショットキー接合特性を得ることができ
る一方、オーム性電極を形成しやすく、その抵抗値も小
さくでき、しかも素子の信頼性を高くすることができる
。
【図面の簡単な説明】
第１図および第２図は従来の半導体素子を示すｍ面図、
第３図はこの発明の高速半導体素子の実１／＃、ｉｆ＋
！Ｉを示す断面図である。 １胛１２４　、、、超格子層、２５・・・高純度ＧａＡ
ｓ層。 特許出願人　工業技術院長 手続補正書（自発） 昭和１２年２月７７日　。 特許庁長官　殿 １、事件の表示 昭和５７年特許顕第１７３８９７号 ２、発明の名称 高速半導体素子 ３、補正をする者 明細書の「発明の詳細な説明」の欄 ５、補正の内容 （リ　明細書第２頁第７行目から第８行目にかけて「２
次元ガスを」とあるのを「２次元電子ガスを」と補正す
る。 第６頁第１２行目及び第７頁第１２行目にｒ　ＡｔＧａ
　Ａｓ　Ｊとあるのｋ　ｒ　ＡｔＡｓ　ｊと補正する０
（３）同書第５貞第７行目に「・り、ファ層２３」とあ
るのを「・り５．ファ層２２」と補正する。 （４）　　同書同頁第１６行目に「ＧａＡｓとＡｔＧａ
Ａｓ　Ｊとあるのをｒ　ＧａＡｓとＡＡＡｓ　Ｊと補正
する。 （５）　　同書第７頁第１３行目に「Ａ７Ａｓ　Ｊとあ
るのｆ　ｒ　ＡｔＧａＡｓ　Ｊと補正する。 （６）同書第８頁第６行目に［ＧａＡｓの精密なｆｆ１
ｌｌ　（ｍｌＪとあるのをｒＧａＡｓの厚さの精密な匍
］御」と補正する。

Claims (1)

    【特許請求の範囲】
  1. ＧａＡｓと禁制帯幅の広い層とのへテロ接合で、その禁
    制帯幅の広い層にＮ型に選択的にドーピングを行い、ペ
    テロ界面に形成される２次元電子層をチャネル層とする
    半導体素子において、禁制帯幅
JP57173897A 1982-10-05 1982-10-05 高速半導体素子 Pending JPS5963769A (ja)

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