JPH0620126B2 - ゲ−トタ−ンオフサイリスタの制御回路 - Google Patents
ゲ−トタ−ンオフサイリスタの制御回路Info
- Publication number
- JPH0620126B2 JPH0620126B2 JP59068656A JP6865684A JPH0620126B2 JP H0620126 B2 JPH0620126 B2 JP H0620126B2 JP 59068656 A JP59068656 A JP 59068656A JP 6865684 A JP6865684 A JP 6865684A JP H0620126 B2 JPH0620126 B2 JP H0620126B2
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- JP
- Japan
- Prior art keywords
- gto
- auxiliary
- gate
- main
- layer
- Prior art date
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- Expired - Lifetime
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D18/00—Thyristors
Landscapes
- Thyristors (AREA)
- Thyristor Switches And Gates (AREA)
Description
【発明の詳細な説明】 （技術分野） 本発明はゲートターンオフサイリスタの制御回路に関す
る。
る。
（従来技術と問題点） ゲートターンオフサイリスタ（以下ＧＴＯと称す）は一
般に点弧電流が大きいのでゲート回路が大型になる欠点
がある。例えば耐圧２５００(V)。遮断電流１０００(A)
のＧＴＯをオフさせる（負荷電流１０００Ａ流れている
とする）には約３００(A)のオフゲート電流を流す必要
があるが、ＧＴＯのターンオフ時間が約１０（μsec）
と短いので問題はない。しかし前記ＧＴＯをオンさせる
には、約３０〜５０(A)のオンゲート電流をＧＴＯの接
合面全域がオン状態になるまでの長い時間流し続ける必
要がある。この為オンゲート回路が非常に大型になる等
の問題があつた。このような問題を解決する為に従来
は、例えば第１図に示すような制御回路が用いられてい
た。第１図において、主ＧＴＯ１をオフするには、ゲー
ト制御用電源回路12のスイツチ６をオフ、スイツチ８を
オンさせて、オフゲート用直流電源７から主ＧＴＯ１の
カソード、ゲート→ダイオード４→スイツチ８→直流電
源７のループを通してオフゲート電流を供給すれば良
い。主ＧＴＯ１をオンするには、ゲート制御用電源回路
12のスイツチ８をオフ、スイツチ６をオンさせてオンゲ
ート用直流電源５からスイツチ６を介して補助ＧＴＯ２
のゲートにオンゲート電流を供給し、まず補助ＧＴＯ２
をターンオンさせる。この時補助ＧＴＯ２に流れる主電
流が増幅ゲート電流として抵抗３を介して主ＧＴＯ１の
ゲートに供給されることによつて主ＧＴＯ１はターンオ
ンする。このように構成された制御回路は、補助ＧＴＯ
に流れる主電流を増幅ゲート電流として主ＧＴＯ１に供
給するので、補助ＧＴＯ２のオンゲート電流はわずか約
１(A)程度で済む。この為制御用電源回路12の構成を小
形化、簡略化できる。しかしながら第１図の回路におい
てＰＷＭ制御の如くオン，オフ制御を頻繁に行なうと、
次のような問題が生じる。すなわち、補助ＧＴＯ２にオ
ンゲート電流を供給した直後（例えば１０〜１５μsec
後）に主ＧＴＯ１にオフゲート電流を供給すると、オフ
ゲート用直流電源７の電圧が主ＧＴＯ１のカソード接合
によつて阻止されるので、補助ＧＴＯ２のカード接合を
逆バイアスすることができない。この為補助ＧＴＯ２は
ターンオフできないので、該ＧＴＯ２に大電流が流れ続
け、この結果補助ＧＴＯ２は破壊されてしまう。ここで
補助ＧＴＯ２を確実に逆バイアスさせるには、抵抗３の
値を大きくしておき、補助ＧＴＯ２の主電流が補助ＧＴ
Ｏ２のアノード、カソード、抵抗３３ダイオード４およ
び直流電源７を通して流れることによって前記抵抗３に
生ずる電圧降下を利用する方法がある。しかしこの方法
のように抵抗３の値を大きくすると、主ＧＴＯ１のオン
ゲード電流を必要なだけ充分供給することができなくな
る等の問題があつた。
般に点弧電流が大きいのでゲート回路が大型になる欠点
がある。例えば耐圧２５００(V)。遮断電流１０００(A)
のＧＴＯをオフさせる（負荷電流１０００Ａ流れている
とする）には約３００(A)のオフゲート電流を流す必要
があるが、ＧＴＯのターンオフ時間が約１０（μsec）
と短いので問題はない。しかし前記ＧＴＯをオンさせる
には、約３０〜５０(A)のオンゲート電流をＧＴＯの接
合面全域がオン状態になるまでの長い時間流し続ける必
要がある。この為オンゲート回路が非常に大型になる等
の問題があつた。このような問題を解決する為に従来
は、例えば第１図に示すような制御回路が用いられてい
た。第１図において、主ＧＴＯ１をオフするには、ゲー
ト制御用電源回路12のスイツチ６をオフ、スイツチ８を
オンさせて、オフゲート用直流電源７から主ＧＴＯ１の
カソード、ゲート→ダイオード４→スイツチ８→直流電
源７のループを通してオフゲート電流を供給すれば良
い。主ＧＴＯ１をオンするには、ゲート制御用電源回路
12のスイツチ８をオフ、スイツチ６をオンさせてオンゲ
ート用直流電源５からスイツチ６を介して補助ＧＴＯ２
のゲートにオンゲート電流を供給し、まず補助ＧＴＯ２
をターンオンさせる。この時補助ＧＴＯ２に流れる主電
流が増幅ゲート電流として抵抗３を介して主ＧＴＯ１の
ゲートに供給されることによつて主ＧＴＯ１はターンオ
ンする。このように構成された制御回路は、補助ＧＴＯ
に流れる主電流を増幅ゲート電流として主ＧＴＯ１に供
給するので、補助ＧＴＯ２のオンゲート電流はわずか約
１(A)程度で済む。この為制御用電源回路12の構成を小
形化、簡略化できる。しかしながら第１図の回路におい
てＰＷＭ制御の如くオン，オフ制御を頻繁に行なうと、
次のような問題が生じる。すなわち、補助ＧＴＯ２にオ
ンゲート電流を供給した直後（例えば１０〜１５μsec
後）に主ＧＴＯ１にオフゲート電流を供給すると、オフ
ゲート用直流電源７の電圧が主ＧＴＯ１のカソード接合
によつて阻止されるので、補助ＧＴＯ２のカード接合を
逆バイアスすることができない。この為補助ＧＴＯ２は
ターンオフできないので、該ＧＴＯ２に大電流が流れ続
け、この結果補助ＧＴＯ２は破壊されてしまう。ここで
補助ＧＴＯ２を確実に逆バイアスさせるには、抵抗３の
値を大きくしておき、補助ＧＴＯ２の主電流が補助ＧＴ
Ｏ２のアノード、カソード、抵抗３３ダイオード４およ
び直流電源７を通して流れることによって前記抵抗３に
生ずる電圧降下を利用する方法がある。しかしこの方法
のように抵抗３の値を大きくすると、主ＧＴＯ１のオン
ゲード電流を必要なだけ充分供給することができなくな
る等の問題があつた。
上述のような問題を解消する為に第２図および第３図に
示すような制御回路を提案されている。第２図は特開昭
５８−１１８１４７号公報に記載されている回路であ
り、主ＧＴＯ１のオフゲート電流供給用の直流電源７，
補助ＧＴＯ２のオンゲート電流供給用の直流電源５の他
に補助ＧＴＯ２のオフゲート電流供給用の直流電源９を
別個に設けている。この為装置全体の価格が高騰してし
まう欠点があつた。また、第３図は特開昭５８−１０１
４６１号公報に記載されている回路であり、前記第１図
に示す回路の補助ＧＴＯ２をトランジスタ11に置き換え
ている。この為トランジスタ11の耐圧を高くする必要が
あり、コスト高となつてしまう。
示すような制御回路を提案されている。第２図は特開昭
５８−１１８１４７号公報に記載されている回路であ
り、主ＧＴＯ１のオフゲート電流供給用の直流電源７，
補助ＧＴＯ２のオンゲート電流供給用の直流電源５の他
に補助ＧＴＯ２のオフゲート電流供給用の直流電源９を
別個に設けている。この為装置全体の価格が高騰してし
まう欠点があつた。また、第３図は特開昭５８−１０１
４６１号公報に記載されている回路であり、前記第１図
に示す回路の補助ＧＴＯ２をトランジスタ11に置き換え
ている。この為トランジスタ11の耐圧を高くする必要が
あり、コスト高となつてしまう。
（発明の目的） 本発明は上記の点に鑑みなされたもので、主ＧＴＯおよ
び補助ＧＴＯのオン、オフ制御を確実に行なうことがで
きるとともに、ＰＷＭ制御の如くオン、オフ制御を頻繁
に行なつてもターンオフ失敗によつて補助ＧＴＯが破壊
されないゲートターンオフサイリスタの制御回路を提供
することを目的としている。
び補助ＧＴＯのオン、オフ制御を確実に行なうことがで
きるとともに、ＰＷＭ制御の如くオン、オフ制御を頻繁
に行なつてもターンオフ失敗によつて補助ＧＴＯが破壊
されないゲートターンオフサイリスタの制御回路を提供
することを目的としている。
（発明の概要） 本発明は主ＧＴＯのゲートと補助ＧＴＯのカソードとの
間にスイツチング制御素子を介挿し、該スイツチング制
御素子の制御端子を補助ＧＴＯのゲートに共通接続した
ことを特徴としている。
間にスイツチング制御素子を介挿し、該スイツチング制
御素子の制御端子を補助ＧＴＯのゲートに共通接続した
ことを特徴としている。
（実施例） 以下、図面を参照しながら本発明の一実施例を説明す
る。第４図において、21は主ＧＴＯである。主ＧＴＯ21
のカソード−ゲード間には図示極性の過電圧保護用ツエ
ナーダイオード22およびダイオード23が直列に接続され
ている。24はアノードが主ＧＴＯ21のアノードに接続さ
れた補助ＧＴＯである。この補助ＧＴＯ24のカソードは
スイツチング制御素子、例えば電界効果トランジスタ25
のドレインに接続されている。この電界効果トランジス
タ25は電力消費の少ない例えばMOSFETを用い、そのソー
スは主ＧＴＯ21のゲートに接続されている。電界効果ト
ランジスタ25のドレイン−ソース間には該トランジスタ
25を保護する為の図示極性のツエナーダイオード26が接
続されている。主ＧＴＯ21のゲートにはダイオード27の
アノードが接続されている。このダイオード27のカソー
ド、前記電界効果トランジスタ25のゲートおよび補助Ｇ
ＴＯ24のゲートは一括してゲート端子Ｇに接続されてい
る。前記主ＧＴＯ21のカソードとツエナーダイオード22
の共通接続点28は補助ゲート端子ＧＫに接続されてい
る。この補助ゲート端子ＧＫと前記ゲート端子Ｇの間に
は、図示極性の直流電源７およびスイッチ８から成る直
列回路と図示極性の直流電源５およびスイツチ６から成
る直列回路とを並列接続して成るゲート制御用電源回路
12が接続されている。尚、図中Ｋは外部カソード端子、
Ａは外部アノード端子を各々示す。上記の回路を補助Ｇ
ＴＯ24と同一ウエハ上に設けると第５図に示す如く構成
される。第５図において第４図と同一部分は同一符号を
持って示し、その説明は省略する。補助ＧＴＯ24はP1 N
1 P2 N3層から成り、このＰ２層の中央部の表面には補
助ＧＴＯのゲート電極31が設けられている。このゲート
電極31の同心円上のＮ３層表面には補助ＧＴＯのカソー
ド電極32が設けられている。主ＧＴＯ21は前記補助ＧＴ
Ｏ24と同一ウエハ上に設けられたP1 N1 P2 N2層から成
る。前記補助ＧＴＯ24のゲート電極31に対して同心円上
のＰ２層表面には主ＧＴＯのゲート電極33a,33bが図示
の如く設けられている。前記補助ＧＴＯ24のゲート電極
31に対して同心円上のＮ２層表面には主ＧＴＯのカソー
ド電極34が設けられている。前記Ｎ２層およびＮ３層は
幅狭の短冊形状に形成されるものとする。尚第４図に示
すツエナーダイオード22，26およびダイオード23は第５
図では図示省略している。また、ゲート端子Ｇと補助ゲ
ート端子ＧＫの間にはゲート制御用電極回路12が接続さ
れる（図示省略）ものとする。
る。第４図において、21は主ＧＴＯである。主ＧＴＯ21
のカソード−ゲード間には図示極性の過電圧保護用ツエ
ナーダイオード22およびダイオード23が直列に接続され
ている。24はアノードが主ＧＴＯ21のアノードに接続さ
れた補助ＧＴＯである。この補助ＧＴＯ24のカソードは
スイツチング制御素子、例えば電界効果トランジスタ25
のドレインに接続されている。この電界効果トランジス
タ25は電力消費の少ない例えばMOSFETを用い、そのソー
スは主ＧＴＯ21のゲートに接続されている。電界効果ト
ランジスタ25のドレイン−ソース間には該トランジスタ
25を保護する為の図示極性のツエナーダイオード26が接
続されている。主ＧＴＯ21のゲートにはダイオード27の
アノードが接続されている。このダイオード27のカソー
ド、前記電界効果トランジスタ25のゲートおよび補助Ｇ
ＴＯ24のゲートは一括してゲート端子Ｇに接続されてい
る。前記主ＧＴＯ21のカソードとツエナーダイオード22
の共通接続点28は補助ゲート端子ＧＫに接続されてい
る。この補助ゲート端子ＧＫと前記ゲート端子Ｇの間に
は、図示極性の直流電源７およびスイッチ８から成る直
列回路と図示極性の直流電源５およびスイツチ６から成
る直列回路とを並列接続して成るゲート制御用電源回路
12が接続されている。尚、図中Ｋは外部カソード端子、
Ａは外部アノード端子を各々示す。上記の回路を補助Ｇ
ＴＯ24と同一ウエハ上に設けると第５図に示す如く構成
される。第５図において第４図と同一部分は同一符号を
持って示し、その説明は省略する。補助ＧＴＯ24はP1 N
1 P2 N3層から成り、このＰ２層の中央部の表面には補
助ＧＴＯのゲート電極31が設けられている。このゲート
電極31の同心円上のＮ３層表面には補助ＧＴＯのカソー
ド電極32が設けられている。主ＧＴＯ21は前記補助ＧＴ
Ｏ24と同一ウエハ上に設けられたP1 N1 P2 N2層から成
る。前記補助ＧＴＯ24のゲート電極31に対して同心円上
のＰ２層表面には主ＧＴＯのゲート電極33a,33bが図示
の如く設けられている。前記補助ＧＴＯ24のゲート電極
31に対して同心円上のＮ２層表面には主ＧＴＯのカソー
ド電極34が設けられている。前記Ｎ２層およびＮ３層は
幅狭の短冊形状に形成されるものとする。尚第４図に示
すツエナーダイオード22，26およびダイオード23は第５
図では図示省略している。また、ゲート端子Ｇと補助ゲ
ート端子ＧＫの間にはゲート制御用電極回路12が接続さ
れる（図示省略）ものとする。
次に上記のように構成された回路の動作を述べる。主Ｇ
ＴＯ21のアノード側が正電位であるとき、この主ＧＴ21
をターンオンさせるには、まずゲート制御用電源回路12
のスイツチ８をオフ、スイツチ６をオンさせる。すると
直流電源５からスイツチ６を介して電界効果トランジス
タ25にオンゲート電圧が印加されるとともに補助ＧＴＯ
24にオンゲート電流が流れるので、前記電界効果トラン
ジスタ25および補助ＧＴＯ24はターンオンする。これに
よつて保護ＧＴＯ24を通して流れる主電流が電界効果ト
ランジスタ25のドレイン、ソースを介して主ＧＴＯ21の
ゲートに供給される。このとき電界効果トランジスタ25
で発生する電圧降下分が主ＧＴＯ21に印加され、ゲート
電流は増幅されて主ＧＴＯ21のゲートに流れる。これに
よつて主ＧＴＯ21がターンオンする。このように主ＧＴ
Ｏ21がターンオンすると前記電界効果トランジスタ25お
よび補助ＧＴＯ24にオンゲート電流が流れていても主電
流は補助ＧＴＯ24および電界効果トランジスタ25には流
れず主ＧＴＯ21に流れる（主ＧＴＯ21のアノード、カソ
ード間電圧が低いため）。この為補助ＧＴＯ24および電
界効果トランジスタ25の電流容量は小さくて済む。ま
た、電界効果トランジスタ25の耐圧は１０〜５０Ｖ程度
の低いもので良い。
ＴＯ21のアノード側が正電位であるとき、この主ＧＴ21
をターンオンさせるには、まずゲート制御用電源回路12
のスイツチ８をオフ、スイツチ６をオンさせる。すると
直流電源５からスイツチ６を介して電界効果トランジス
タ25にオンゲート電圧が印加されるとともに補助ＧＴＯ
24にオンゲート電流が流れるので、前記電界効果トラン
ジスタ25および補助ＧＴＯ24はターンオンする。これに
よつて保護ＧＴＯ24を通して流れる主電流が電界効果ト
ランジスタ25のドレイン、ソースを介して主ＧＴＯ21の
ゲートに供給される。このとき電界効果トランジスタ25
で発生する電圧降下分が主ＧＴＯ21に印加され、ゲート
電流は増幅されて主ＧＴＯ21のゲートに流れる。これに
よつて主ＧＴＯ21がターンオンする。このように主ＧＴ
Ｏ21がターンオンすると前記電界効果トランジスタ25お
よび補助ＧＴＯ24にオンゲート電流が流れていても主電
流は補助ＧＴＯ24および電界効果トランジスタ25には流
れず主ＧＴＯ21に流れる（主ＧＴＯ21のアノード、カソ
ード間電圧が低いため）。この為補助ＧＴＯ24および電
界効果トランジスタ25の電流容量は小さくて済む。ま
た、電界効果トランジスタ25の耐圧は１０〜５０Ｖ程度
の低いもので良い。
次に主ＧＴＯ21をターンオフさせるには、まずスイツチ
６をオフして補助ＧＴＯ24および電界効果トランジスタ
25へのオンゲート電流供給を停止させる。この時主電流
は主ＧＴＯ21のアノード、カソード間に流れているの
で、補助ＧＴＯ24はターンオフする。次にスチツチ８を
オンして直流電源７の出力電圧を主ＧＴＯ21のカソード
に逆バイアス電圧として印加すれば、主ＧＴＯ21はター
ンオフする。このとき直流電源７の出力電圧はツエナー
ダイオード26のアノード、カソードを介して低い値では
あるが補助ＧＴＯ24のカソードに逆バイアス電圧として
印加される。この為補助ＧＴＯ24のターンオフをより確
実にするものである。
６をオフして補助ＧＴＯ24および電界効果トランジスタ
25へのオンゲート電流供給を停止させる。この時主電流
は主ＧＴＯ21のアノード、カソード間に流れているの
で、補助ＧＴＯ24はターンオフする。次にスチツチ８を
オンして直流電源７の出力電圧を主ＧＴＯ21のカソード
に逆バイアス電圧として印加すれば、主ＧＴＯ21はター
ンオフする。このとき直流電源７の出力電圧はツエナー
ダイオード26のアノード、カソードを介して低い値では
あるが補助ＧＴＯ24のカソードに逆バイアス電圧として
印加される。この為補助ＧＴＯ24のターンオフをより確
実にするものである。
次にＰＷＭ制御の如くオン、オフ制御を頻繁に高速度で
行なう場合、例えば補助ＧＴＯ24および電界効果トラン
ジスタ25のオンゲート電流を供給した直後（主ＧＴＯ21
が未だターンオンしていない時）にオフゲート電流を供
給する場合について説明する。いまスイツチ６をオフ、
スイツチ８をオンしたときの過渡期において、電界効果
トランジスタ25はオフ、補助ＧＴＯ24はオンしている。
この為補助ＧＴＯ24の電流は補助ＧＴＯ24のゲート→ゲ
ート端子Ｇ→スイツチ８→直流電源７→外部カソード端
子Ｋへと流れる。これによつて補助ＧＴＯ24のカソード
接合が逆バイアスされるので、補助ＧＴＯ24はターンオ
フへ移行する。この時主ＧＴＯ21のカソードにも直流電
源７の出力電圧が逆バイアス電圧として印加されるの
で、主ＧＴＯ21もターンオフする。
行なう場合、例えば補助ＧＴＯ24および電界効果トラン
ジスタ25のオンゲート電流を供給した直後（主ＧＴＯ21
が未だターンオンしていない時）にオフゲート電流を供
給する場合について説明する。いまスイツチ６をオフ、
スイツチ８をオンしたときの過渡期において、電界効果
トランジスタ25はオフ、補助ＧＴＯ24はオンしている。
この為補助ＧＴＯ24の電流は補助ＧＴＯ24のゲート→ゲ
ート端子Ｇ→スイツチ８→直流電源７→外部カソード端
子Ｋへと流れる。これによつて補助ＧＴＯ24のカソード
接合が逆バイアスされるので、補助ＧＴＯ24はターンオ
フへ移行する。この時主ＧＴＯ21のカソードにも直流電
源７の出力電圧が逆バイアス電圧として印加されるの
で、主ＧＴＯ21もターンオフする。
尚、前記スイツチング制御素子は電界効果トランジスタ
に限らず自己消弧形の他のスイツチング素子を用いても
良い。
に限らず自己消弧形の他のスイツチング素子を用いても
良い。
（発明の効果） 以上のように本発明によれば、主ＧＴＯのゲートと補助
ＧＴＯのカソードとの間にスイツチング制御素子を介挿
し、該スイツチング制御素子の制御端子を補助ＧＴＯの
ゲートに共通接続したので、主ＧＴＯおよび補助ＧＴＯ
を確実にオン、オフ制御できる。また、ＰＷＭ制御の如
くオン、オフ制御を頻繁に行なつても補助ＧＴＯを確実
に逆バイアスできるのでターンオフ失敗は発生しない。
この為補助ＧＯＴおよびスイツチング制御素子の容量を
小さくすることができ回路全体の価格を低廉価できる。
さらに制御電源の電圧がスイツチング制御素子に印加さ
れる時間は短かいので、スイツチング制御素子の耐圧を
低くすることができ、これによつてコストを低くするこ
とができる等の効果が得られる。
ＧＴＯのカソードとの間にスイツチング制御素子を介挿
し、該スイツチング制御素子の制御端子を補助ＧＴＯの
ゲートに共通接続したので、主ＧＴＯおよび補助ＧＴＯ
を確実にオン、オフ制御できる。また、ＰＷＭ制御の如
くオン、オフ制御を頻繁に行なつても補助ＧＴＯを確実
に逆バイアスできるのでターンオフ失敗は発生しない。
この為補助ＧＯＴおよびスイツチング制御素子の容量を
小さくすることができ回路全体の価格を低廉価できる。
さらに制御電源の電圧がスイツチング制御素子に印加さ
れる時間は短かいので、スイツチング制御素子の耐圧を
低くすることができ、これによつてコストを低くするこ
とができる等の効果が得られる。
第１図〜第３図は各々従来の制御装置を示す回路図、第
４図および第５図は本発明の一実施例を示し、第４図は
回路図、第５図は主ＧＴＯと補助ＧＴＯを同一ウエハ上
に形成した場合の一部断面図である。 ５，７……直流電源、６，８……スイツチ、12……ゲー
ト制御用電源回路、21……主ＧＴＯ、22，26……ツエナ
ー ダイオード、23，27……ダイオード、24……補助Ｇ
ＴＯ、25……電界効果トランジスタ、31……補助ＧＴＯ
のゲート電極、32……補助ＧＴＯのカソード電極33ａ，
33ｂ……主ＧＴＯのゲート電極、34……主ＧＴＯのカソ
ード電極。
４図および第５図は本発明の一実施例を示し、第４図は
回路図、第５図は主ＧＴＯと補助ＧＴＯを同一ウエハ上
に形成した場合の一部断面図である。 ５，７……直流電源、６，８……スイツチ、12……ゲー
ト制御用電源回路、21……主ＧＴＯ、22，26……ツエナ
ー ダイオード、23，27……ダイオード、24……補助Ｇ
ＴＯ、25……電界効果トランジスタ、31……補助ＧＴＯ
のゲート電極、32……補助ＧＴＯのカソード電極33ａ，
33ｂ……主ＧＴＯのゲート電極、34……主ＧＴＯのカソ
ード電極。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 17/725 Ｄ 9383−5Ｊ 17/73 17/732 9383−5Ｊ Ｈ０３Ｋ 17/73 Ｅ
Claims (1)
- 【請求項１】Ｐ１Ｎ１Ｐ２Ｎ３層から成る補助ＧＴＯ
と、この補助ＧＴＯと同一ウエハ上に設けられ且つＰ１
Ｎ１Ｐ２Ｎ２層から成る主ＧＴＯと、前記ウエハの中央
部の前記Ｐ２層表面に設けられ且つ制御電源からのオン
ゲート電流が供給される補助ＧＴＯのゲート電極と、こ
の電極に対して同心円上であるとともに前記Ｎ３層表面
に設けられた補助ＧＴＯのカソード電極と、前記補助Ｇ
ＴＯのゲート電極に対して同心円上であるとともに前記
Ｎ３層から所定距離隔てた外周の前記Ｐ２層表面に設け
られた主ＧＴＯのゲート電極と、前記補助ＧＴＯのゲー
ト電極に対して同心円上であるとともに、前記Ｎ２層表
面に設けられ且つ制御電源からのオフゲート電流が供給
される主ＧＴＯのカソード電極と、アノードを前記主Ｇ
ＴＯのゲート電極に接続するとともにカソードを前記補
助ＧＴＯのゲート電極に接続したダイオードとを備えた
増幅ゲート構造のＧＴＯにおいて、前記補助ＧＴＯのカ
ソード電極と前記主ＧＴＯのゲート電極との間に、制御
端子が前記補助ＧＴＯのゲート電極に共通接続されるス
イツチング制御素子を介挿したことを特徴とするゲート
ターンオフサイリスタの制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59068656A JPH0620126B2 (ja) | 1984-04-06 | 1984-04-06 | ゲ−トタ−ンオフサイリスタの制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59068656A JPH0620126B2 (ja) | 1984-04-06 | 1984-04-06 | ゲ−トタ−ンオフサイリスタの制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60211981A JPS60211981A (ja) | 1985-10-24 |
| JPH0620126B2 true JPH0620126B2 (ja) | 1994-03-16 |
Family
ID=13379959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59068656A Expired - Lifetime JPH0620126B2 (ja) | 1984-04-06 | 1984-04-06 | ゲ−トタ−ンオフサイリスタの制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0620126B2 (ja) |
-
1984
- 1984-04-06 JP JP59068656A patent/JPH0620126B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60211981A (ja) | 1985-10-24 |
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