JPS60211981A - ゲ−トタ−ンオフサイリスタの制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明はゲートターンオフサイリスタの制御回路に関す
る。

（従来技術と問題点） ゲートターンオフサイリスタ（以下ＧＴＯと称す）は一
般に点弧電流が大きい“のでゲート回路が大型になる欠
点がある。例えば耐圧２５００（ｖ）。

遮断電流１０００　（Ａ）のＧＴＯ’ｉオフさせる（負
荷電流１０００Ａ流れているとする）には約８００（４
）のオフゲート電流を流す必要があるが、ＧＴＯのター
ンオフ時間が約１０（μ就）と短いので問題はない。し
かし前記ＧＴＯをオンさせるには、約８０〜５０（Ａ）
のオンゲート電流ｉ、ＧＴｏの接合面全域がオン状態に
なるまでの長い時間流し続ける必要がある。この為オン
ゲート回路が非常に大型になる等の問題があった。この
ような問題を解決する為に従来は、例えば第１図に示す
ような制御回路が用いられてい念。第１図において、主
ＧＴｏ／’ｉオフするには、ゲート制御用電源回路ｌコ
のスイッチ６をオフ、スイッチざをオンさせて、オフゲ
ート用直流電源７から主ＧＴＯ／のカソード、ゲート−
＋ダイオード弘→スイッチ♂→直流電源７のループを通
してオフゲート電流を供給すれば良い。主ＧＴＯ／’ｉ
オンするＫは、ゲート制御を介して補助ＧＴＯ２のゲー
トにオンゲート電流を供給し、まず補助ＧＴＯ２ｆター
ンオンさせる。

この時補助ＧＴ０．２に流れる主電流が増幅ゲート電流
として抵抗３を介して主ＧＴＯ／のゲートに供給される
ことによって主Ｇ　Ｔ　Ｏ／　！ｄターンオンする。こ
のように構成された制御回路＋ｄ、補助ＧＴＯに流れる
主電流全増幅ゲート電流として主ＧＴｏ／に供給するの
で、補助０ＴＯ２のオンゲート電流はわずか約１（Ａ）
程度で済む。この為制御用電源回路１２の構成を小形化
、簡略化できる。しかしながら第１図の回路においてミ
ＰＷＭ制御の如くオン、オフ制御を頻繁に行なうと、次
のような開端が生じる。すなわち、補助ＧＴ０．２にオ
ンゲート電流を供給しｔ直後（例えば１０〜１５μ冠後
）に主ＧＴＯ／にオフゲート’を流分供給すると、オフ
ゲート用直流電源７の電圧が主ＧＴＯ／のカソード接合
によって阻止されるので、補助ＧＴＯコのカード接合を
逆バイアスすることができない。

この為補助ＧＴＯλはターンオフできないので、該ＧＴ
０．２に大電流が流れ続け、この結果補助ＧＴＯＪは破
壊されてしまう。ここで補助ＧＴＯＪ全確実に逆バイア
スさせるには、抵抗３の値全大きくしておき、補助ＧＴ
０２の主電流が補助ＧＴ０２のアノード、カソード、抵
抗３、ダイオードｌおよび直流電源７全通して流れるこ
とによって前記抵抗３に生ずる電圧降下全利用する方法
がある。しかしこの方法のように抵抗３の値を大きくす
ると、主ＧＴＯ／のオンゲート電流を必要なだけ充分供
給することができなくなる等の問題があった。

上述のような問題を解消する為に第２図および第３図に
示すような制御回路が提−案されている。

第２図は特開昭５８−１１８１４７号公報に記載されて
いる回路であり、主ＧＴＯ／のオフゲート電流供給用の
直流電源７．補助ＧＴＯ２のオンゲート電流供給用の直
流電源！の他に補助ＧＴ０．２のオフゲート電流供給用
の直流電源りを別個に設けている。この為装置全体の価
格が高騰してしまう欠点があつｔｏま念、第３図は特開
昭５８−１０１４６１号公報に記載されている回路であ
シ、前記第１図に示す回路の補助ＧＴＯＪを）ランジス
タ／／に看き換えている。この為トランジスタｌ／の耐
圧を高くする必要があり、コスト高となってしまう。

（発明の目的） 本発明は上記の点に鑑ミなされたもので、主ＧＴｏおよ
び補助ＧＴＯのオン、オフ制御を確実に行なうことがで
きるとともに、アＷＭ制御の如くオン、オフ制御を頻繁
に行なってもターンオフ失敗によって補助ＧＴＯが破壊
されないゲートターンオフサイリスタの制御回路を提供
することを目的としている。

（発明の概要） 本発明は主ＧＴＯのゲートと補助ＧＴＯのカソードとの
間にスイッチング制御素子を介挿し、該スイッチング制
御素子の制御端子を補助ＧＴＯのゲートに共通接続した
ことを特徴としている０（実施例） 以下、図面を参照しながら本発明の一実施例を説明する
。第４図においｉ、、２／は主ＧＴＯである。

主Ｇ　Ｔ　０．７．／のカソード−ゲート間には図示極
性の過電圧保護用ツェナーダイオードｎおよびダイオー
ド、？、Ｉが直列に接続されている。２１Ｉはアノード
が主Ｇ　Ｔ　０．２／のアノードに接続された補助ＧＴ
Ｏである。この補助ＧＴ０．２４’のカソードはスイッ
チング制御素子、例えば電界効果トランジスタｊのドレ
インに接続されている。この電界効果トランジスタｊは
電力消費の少ない例えばＭＯ１９ＦＥＩＴを用い、その
ソースは主ＧＴ０．２／のゲートに接続されている。電
界効果トランジスタ２夕のドレイン−ソース間には該ト
ランジスタ２夕を保護する為の図示極性のツェナーダイ
オード易が接続されている。主ＧＴ０２／のゲートには
ダイオード２７のアノードが接続されている。このダイ
オード２７のカソード、前記電界効果トランジスタ２Ｓ
のゲートおよび補助ＧＴ０．２４’のゲートＩは一括し
てゲート端子ＧＫ接続されている。前記主ＧＴ　０．２
／のカソードとツエナーダイオード二の共通接続点２ｇ
は補助ゲート端子Ｇｋに接続されている。この補助ゲー
ト端子Ｇｋと前記ゲート端子Ｇの間には、図示極性の直
流電源７およびスイッチｔから成る直列回路と図示極性
の直流電源！およびスイッチ６から成る直列回路と全並
列接続して成るゲート制御用電源回路１２が接続されて
いる。尚、図中には外部カソード端子、Ａは外部アノー
ド端子を各々示す。上記の回路を補助Ｇ　Ｔ　Ｏ２ＩＩ
と同一ウエノ＼上に設けると第５図に示す如く構成され
る。第５図において第４喝と同一部分は同一符号を持っ
て示し、その説明は省略する。補助ＧＴ０．２亭はＰＩ
　ＮＩ　Ｐｔ　Ｎｓ層から成シ、この２２層の中央部の
表面には補助ＧＴＯのゲート電極４？／が設けられてい
る。このゲート電極、１／の同心円上のＮ３層表面には
補助ＧＴＯのカソード電極３２が設けられている。主Ｇ
ＴＯ２／は前記補助ＧＴ０．２４ｉと同一ウニノル上に
設けられたＰ、υ１ＰｔＮ２層から成る。前記補助ＧＴ
０．２１のゲート電極、７／に対して同心円上のＰ！層
表面に１ｄ主ＧＴＯのゲート電極３Ｊａ、３Ｊｂが図示
の如く設けられている。

前記補助Ｇ　Ｔ　Ｏ２ｔＩのゲート電極、？／に対して
同心円上のＮ、層表面には主ＧＴＯのカソード電極、？
りが設けられている。前記Ｎ２層“およびＮ３層Ｉは幅
狭の短冊形状に形成されるものとする。尚第４図に示す
ツェナーダイオードｕ、ｎお工びダイオードのは第５図
で１は図示省略している。ま念、ゲート端子Ｇと補助ゲ
ート端子Ｇｋの間にはゲート制御用電源回路１２が接続
される（図示省略）ものとする０ 次に上記のように構成された回路の動作を述べる。主Ｇ
　Ｔ　Ｏ２／のアノード側が正電位であるとき、この主
ＧＴＯｊ／’ｉターンオンさせるには、まずゲート制御
用電源回路／２のスイッチｒをオフ、スイッチ６をオン
させる。すると直流電源ｊからスイッチ６を介して電界
効果トランジスタｊにオンゲート電圧が印加されるとと
もに補助Ｇ　Ｔ　Ｏ、ｙ、４ｃにオンゲート電流が流れ
るので、前記電界効果トランジスタＪおよび補助ＧＴ０
．２１１．’ｊターンオンする。

これによって補助Ｇ　Ｔ　０．２４を通して流れる主電
流が電界効果トランジスタＪのドレイン、ンースを介し
て主Ｇ　Ｔ’　０２／のゲートに供給される。このとき
電界効果トランジスタｊで発生する電圧降下分が主Ｇ　
Ｔ　０．２／に印加され、ゲート電流は増幅されて主Ｇ
　Ｔ　Ｏ２／のゲートに流れる。これによって主Ｇ　Ｔ
　０．２／がターンオンする。このように主ＧＴＯ２／
がターンオンすると前記電界効果トランジスタｊおよび
補助ＧＴＯ；算にオンゲート電流が流れていても主電流
は補助Ｇ　Ｔ　０．２Ｑおよび電界効果トランジスタｊ
には流れず主ＧＴＯコ／に流れる（主ＧＴ０．２７のア
ノード、カソード間電圧が低いため）。

この為補助Ｇ　Ｔ　Ｏｊ、４１および電界効果トランジ
スターＳの電離容量は小さくて済む。まｔ、電界効果ト
ランジスタ２３の耐圧？は１０〜５０Ｖｉｌｉの低＋４
もので良い。

次に主Ｇ　Ｔ　０４／をターンオフさせるに社、まずス
イッチ６をオフして補助Ｇ　Ｔ　０．２４１および’Ｆ
ｌｆ　、Ｗ効果トランジスタ２夕へのオンゲート電流供
給を停止させる。この時主電流は主Ｇ　Ｔ　０．２／の
アノード、カソード間に流れているので、補助ＧＴＯ２
１ｆｉはターンオフする。次にスイッチｒ−ｆオンして
直流電源７の出力電圧を主Ｇ　Ｔ　０．７！／のカソー
ドに逆バイアス電圧として印加すれば、主ＧＴｏ２／！
ｔターンオフする。このとき直流電源７の出力電圧はツ
ェナーダイオードＵのアノード、カソードを介して低い
値ではあるが補助Ｇ　Ｔ　０．７．４’のカソードに逆
バイアス電圧として印加される。この為補助ＧＴＯ２ダ
のターンオフをより確実−にするものである。

次にＰＷＭ制御の如くオン、オフ制御を頻繁に高速度で
行なう場合、例えば補助Ｃｋ　Ｔ　０．２１１および電
界効果トランジスターｊにオンゲート電流ｉ流を供給し
た直後（主ＧＴ０．２７が未だターンオンしていない時
）にオフゲート電流を供給する場合について説明する。

いまスイッチ、６をオフ、スイッチＩｒ全オンしｔとき
の過渡期において、電界効果トランジスタｊｌｄオフ、
補助ＧＴ０．２１ｄオンしている。

この為補助Ｇ　Ｔ　０．２１Ｉの電流は補助Ｇ　Ｔ　Ｏ
！４’のゲート→ゲート端子Ｇ→スイッチＪ’　−＋　
画法電源７→外部カソード端子にへと漆れる。これによ
って補助Ｇ　Ｔ　０．７．ＩＩのカソード接合が逆バイ
アスされるので、補助Ｇ　Ｔ　Ｏ：ＺＱはターンオフへ
移行する。この時主Ｇ　Ｔ　０．２／のカソードにも直
流電源７の出力電圧が逆バイアス電圧として印加される
ので、主ＧＴＯ２／もターンオフする。

尚、前記スイッチング制御素子は電界効果トランジスタ
に限らず自己消弧形の他のスイッチング素子を用いても
良い。

（発明の効果） 以上のように本発明によれば、主ＧＴＯのゲートと補助
ＧＴＯのカソードとの間にスイッチング制御素子を介挿
し、該スイッチング制御素子の制御端子を補助ＧＴＯの
ゲートに共通接続し念ので、主ＧＴＯおよび補助ＧＴＯ
ｉ確実にオン、オフ制御できる。また、ＰＷＭ制御の如
くオン、オフ制御を頻繁に行なっても補助ＧＴＯを確実
に逆バイアスできるのでターンオフ失敗は発生しない。

この為補助ＧＴＯおよびスイッチング制御素子の容量を
小さくすることができ回路全体の価格を低廉化できる。

さらに制御電源の電圧がスイッチング制御素子に印加さ
れる時間は短かいので、スイッチング制御素子の耐圧を
低くすることができ、これによってコストを低くするこ
とができる等の効果か得られる。

【図面の簡単な説明】

第１図〜第３図は各々従来の制御装置を示す回路図、第
４図および＠６図は本発明の一実施例を示し、第４図は
回路図、第５図は主ＧＴＯと補助ＧＴＯ’４同一ウエバ
上に形成した鶏舎の一部断面図である。 ｔ、７・・・直流電源、４．ｒ・・・スイッチ、／２・
・・ゲート制御用電源回路、りか・・主ＧＴＯ％ｕ、、
２ト・・ツェナー　ダイオード、２Ｊ、２７・・・ダイ
オード１．評・・・補助ＧＴＯ，Ｊｊ・・・電界効果ト
ランジスタ１、？／・・・補助ＧＴＯのゲート電極１，
７２・・・補助ＧＴＯのカソード電極１．１３ａ、ｊ３
ｂ・・・主ＧＴＯのゲート電極、捧・・・主ＧＴＯのカ
ソード電極。

Claims (1)

【特許請求の範囲】
1. ＰＩ　ＮＩ　Ｐ、　Ｎ３層から成る補助ＧＴＯと、この
   補助ＧＴＯと同一ウェハ上に設けられ巨つｐｔ　Ｎｌ　
   ｐ’ａＮ、層から成る主ＧＴＯと、前記ウェハの中央部
   の前記Ｐ２層表面に設けられ且つ制御電源からのオンゲ
   ート電流が供給される補助ＧＴＯのゲート電極と、この
   電極に対して同心円上であるとともに前記Ｎ３層表面に
   設けられた補助ＧＴＯのカソード電極と、前記補助ＧＴ
   Ｏのゲート電極に対して同心円上であるとともに前記Ｎ
   ３層から所定彫喘隔て念外周の前記Ｐ２層表面に設けら
   れｔ主ＧＴｏのゲート′ｆ１１極と、前記補助ＧＴＱの
   ゲート電極に対して同心円上であるとともに、前記Ｎ２
   層表面に設けられ且つ制御電源からのオフゲート電流が
   供給される主ＧＴＯのカソード電極と、アノードを前記
   上ＧＴＯのゲート′を極に接続するとともにカソードを
   前記補助ＧＴＯのゲート電極に接続しｔダイオードとを
   備えた増幅ゲート構造のＧＴｏにおいて、前記補助ＧＴ
   Ｏのカソード電極と前記上ＧＴＯのゲート電極との間に
   、制御端子が前記補助ＧＴＯのゲート電極に共通接続さ
   れるスイッチング制御素子を介挿し念ことを特徴とする
   ゲートターンオフサイリスタの制御回路。