JPH06208478A - 特定用途向け集積回路 - Google Patents

Abstract

(57)【要約】 【構成】マイクロプロセッサ（１）と、出力（９）にお
いてマイクロプロセッサの機能入力（１６）を方向転換
する手段（９、３０）と、入出力（８）においてマイク
ロプロセッサの機能出力（１１）を方向転換する手段
（２１、２４）とを備える。マイクロプロセッサの機能
出力（１１）と当該ＡＳＩＣの入出力（８）との間に直
列に設けられた電子ゲート（２１）とマイクロプロセッ
サの機能出力（１１）とを抑止するように構成された、
電子回路（２、３、４、５）とマイクロプロセッサ
（１）とを抑止する手段（２４、４１、４２、４５、５
０）を更に含む。電子ゲートはその方向を転換されるこ
とにより、信号の流れを一方向に定め、その方向を抑止
手段（２４）の指令下で反転できる。 【効果】本発明によれば、マイクロプロセッサを内蔵し
たＡＳＩＣのテストを不都合なく行うことができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は特定用途向け集積回路
（ＡＳＩＣ）に関するものであり、更に詳しくはＡＳＩ
Ｃの複数の機能をテストするため動作を抑止できるマイ
クロプロセッサを含むＡＳＩＣに関するものである。

【０００２】

【従来の技術】特定用途向け集積回路は、同一の基板半
導体に、種々の固有の機能を有する数多くの市販の集積
回路の等価物をまとめた電子回路であり、それらの機能
を使用者が指定することにより、自分の用途に的確に応
じた新しい集積回路をプログラムすることが可能とな
る。そのため、基板には様々なゾーンが含まれ、各ゾー
ンはマイクロプロセッサ機能、メモリ機能、ロジック機
能、信号制御回路機能等の所定の機能を受け持つ。

【０００３】機能やゾーン間の様々な接続回路の構成の
選択は、そのＡＳＩＣの製造を請け負うことになる業者
（会社）がユーザーに与える所定の機能のメニューから
ユーザー自身が行う。それらの機能は標準化されてお
り、加えて、機能の速度等のＡＳＩＣの性能は保証され
ている。このことは一般に「既製特性」と呼ばれてい
る。ＡＳＩＣがこのように使用者により定義されると、
当該ＡＳＩＣが製造可能となる。

【０００４】例えば、電子回路の有効性を早急に確認す
るため、今すぐ手に入るＡＳＩＣを使用者が直ちに入手
したい場合、製造業者は、「既普及品」と一般に知られ
ている製造済の標準化ＡＳＩＣのリストを含むメニュー
を提示する。

【０００５】そこで使用者は、機能の選択と、この選択
した機能間のリンクの選択とを連続して行うことにな
る。

【０００６】第一に、このリストの各ＡＳＩＣは、ある
数の所定の機能（後述）から成る特定グループを含むの
で、使用者は、このような所定の機能では最適な構成は
望むべくもないにせよ、当座の要求を満たすＡＳＩＣを
このリストで発見できる。

【０００７】第二に、機能回路の入出力間の接続回路
は、使用者の特定のニーズに依るため前もって定義でき
ず、メニューに提示されているので、この提示されたＡ
ＳＩＣは，ＡＳＩＣのリンク境界からアクセス可能な機
能回路のいくつかの入出力にリンクされた接続回路を含
む。このように、使用者がいったんＡＳＩＣを選択する
と、次に、例えば、前記したある接続回路間のリンクを
確立するための選択ができる。これは、そのＡＳＩＣの
基板のゾーンに在る、特定の機能を実行する電子回路か
らの信号を、基板の別のゾーンに在る、別の機能を実行
する別の電子回路に送信可能にするためであり、それに
よって、当該ＡＳＩＣは使用者が望む電子機能全体を実
行するような使用者固有のものとなり、この時、「特定
用途向け」回路となる。

【０００８】ユーザーが、マイクロプロセッサと、マイ
クロプロセッサを含まないＡＳＩＣ、ソフトウェア用メ
モリやデータ用メモリ、論理回路、または信号制御回路
等の、マイクロプロセッサにより指令を受ける他の集積
回路とを含む電子回路の有効性を確認したい場合、電子
テストカード上にモデルが作られ、これをエミュレータ
に接続するプローブをマイクロプロセッサの代わりに用
いる。

【０００９】エミュレータは、電子回路の有効性を確認
する装置であり、マイクロプロセッサのソフトウェアを
含むメモリチップにより、マイクロプロセッサの機能を
マイクロプロセッサに代わって模倣する。このエミュレ
ータには、そのメモリにおいて、カードの集積回路とや
りとりする信号の分析と保存を可能にする精巧な手段が
含まれるので、使用者は、カードの集積回路間に不正に
置かれたソフトウェアまたは接続回路の最終的な故障を
発見し、局所化し、訂正できる。ひとたび有効性が確認
されたソフトウェアは、それ以上の修正は必要でなく、
使用者はカード上に配置されたデッドメモリと呼ばれる
固定メモリにそのソフトウェアを格納することができ、
マイクロプロセッサに接続して、将来の製造に備えるこ
とができる。

【００１０】前述の処理は、ほかの回路はすべて残しな
がら、マイクロプロセッサをカードから簡単に取外せる
ということを前提としている。このことは、エミュレ−
ション中は、同一の電子回路箱内で、エミュレーション
中カード上に留まっている他の機能にマイクロプロセッ
サの機能が、接続されない、ということを意味する。

【００１１】このマイクロプロセッサの例は、同じ基板
半導体に他の機能も含む、例えばＡＳＩＣ等の複合回路
にすでに一体化されたマイクロプロセッサにはもはや当
てはまらない。

【００１２】後者の型のＡＳＩＣは、例えばファクシミ
リ機に使用されて、接続回線とのデータの交換だけでな
く、データの分析やローカル印刷を管理する。

【００１３】この場合、使用者は、各回路が一度に１機
能しか果たさない複数の市販の回路を用いて、当該ＡＳ
ＩＣの多機能をカード上で再現するしか解決策を持たな
い。

【００１４】

【発明が解決しようとする課題】このため、テストカー
ドの作成が面倒であり、費用がかかり、そのテストカー
ド作成のためさらに完成が遅れてしまう。加えて、市販
の集積回路は個別に別々の固体として売られているの
で、１個の電子チップに集積されている場合のような、
厳密に類似のアナログ的な挙動をとらず、結果として、
論理機能のテストをしても、アナログ的な、問題はその
テストにより顕在化せず、残ってしまい、いったん作成
したＡＳＩＣの正しい論理機能を妨げる可能性がある。

【００１５】本発明は上記不都合、不便、面倒な点を除
去する事を目的とする。

【００１６】

【課題を解決するための手段】上記目的を実現するた
め、本発明における特定用途向け集積回路（ＡＳＩＣ）
は、少なくとも一つの機能入力が電子回路の機能出力に
リンクされ、かつ少なくとも一つの機能出力が電子回路
の機能入力にリンクされているマイクロプロセッサと、
出力において前記マイクロプロセッサの少なくとも一つ
の機能入力を方向転換する手段と、入出力において前記
マイクロプロセッサの少なくとも一つの機能出力を方向
転換する手段とを備える特定用途向け集積回路（ＡＳＩ
Ｃ）であって、前記マイクロプロセッサの前記機能出力
と当該ＡＳＩＣの前記入出力との間に直列に設けられた
少なくとも一つの電子ゲートと前記マイクロプロセッサ
の前記機能出力とを抑止するように構成された、電子回
路と前記マイクロプロセッサとを抑止する手段を更に備
え、前記電子ゲートはその方向を転換されることによ
り、信号の流れを一方向に定め、かつ、その方向を前記
抑止手段の指令下で反転できるようになっていることを
特徴とする。

【００１７】

【作用】このように、作成したＡＳＩＣのチップを用い
て、抑止手段に指令を与える当該ＡＳＩＣの１入力に応
じて、ＡＳＩＣの他の電子回路に対してマイクロプロセ
ッサをインアクティブにすることにより、チップ自身を
テストすることができる。この場合、マイクロプロセッ
サをエミュレータに置き換えることができる。このエミ
ュレータは、もはやマイクロプロセッサの出力により制
御を受けなくなった接続回路を制御し、従って、共有接
続部に関し実際の環境で機能するその他の電子回路をア
クティブにする。マイクロプロセッサが接続されている
箇所から、ゲートの一つにより分離されているＡＳＩＣ
内の方向転換接続回路上の箇所でエミュレータがリンク
されているなら、前記ゲートの方向を反転すれば、当該
ＡＳＩＣが再び正しく機能を実行するようになる。

【００１８】このように、複数のゲートの方向をどのよ
うに構成するかは、誤りのリスク無しに、局所的にかつ
直ちに決められる。ゲートの方向が、例えば、信号制御
回路から来て各ゲートに印加される信号に依り決まるよ
うに、ゲートを始めに構成するなら、抑止手段をアクテ
ィブにすることにより、動きを反転する効果が生じる。

【００１９】また、マイクロプロセッサの前記機能入力
を抑止するようにしてもよい。

【００２０】

【実施例】以下、図面に基づいて本発明の好適な実施例
を説明する。

【００２１】図１は本発明に係わるＡＳＩＣの好適な実
施例を示す概略ブロック図である。図１のブロック図で
表されたＡＳＩＣは、半導体材料の結晶から作られたも
のであり、様々のゾーンには、後述する要素が作成さ
れ、特にその中で電子回路は、マイクロプロセッサ
（１）であり、本例では、アクティブメモリ（２）、デ
ッドメモリ（３）、信号制御回路（４）、及び組み合わ
せ論理回路群（５）である。アクティブメモリ（２）
は、一時的にデータを記憶するようになっており、一方
デッドメモリ（３）は、マイクロプロセッサ（１）用の
ソフトウェア及び固定データを記憶するようになってい
る。組み合わせ論理（５）はマイクロプロセッサ（１）
よりも高速に専門機能を実行し、一方、信号制御回路
（４）は、とりわけ、後述する論理増幅器ゲートの方向
を指示する。これら論理増幅器ゲートは、回路（１）乃
至（５）をリンクする可逆方向接続部上に設けられる。

【００２２】そこで、接続回路（２０）は、マイクロプ
ロセッサ（１）の機能出力（１１）を回路（２）乃至
（５）の各々の機能入力にリンクする。この接続回路
（２０）は、論理増幅ゲート（２１）と共に、出力（１
１）を回路（２）、（３）にリンクする導体路により成
る直接接続を含む。この論理増幅ゲート（２１）は、そ
の入力信号が出力（１１）においてリンクされ、そのゲ
ートの出力は、接続回路（２０）の別の導体路にリンク
され、この別の導体路自身は、回路（４）と（５）のそ
れぞれの入力にリンクされ、またＡＳＩＣ外部からアク
セス可能な、ＡＳＩＣの外側入出力境界（８）にもリン
クされている。本例では、ゲート（２１）は双方向性型
のものであり、つまり、ゲート（２１）への入力指令
（２２）の論理状態により決められる方向性経路を有し
ている。従って、「信号入力」、「信号出力」という用
語は、双方向性ゲートにとって、相対的な意味しか持た
ない。入力された指令（２２）は、ここでは、２入力
（２５）、（２６）を持つ排他的論理和ゲート（ＥＯ
Ｒ）（２４）の出力にリンクされる。入力（２６）は、
信号制御回路（４）から来る方向指令である信号（２
７）を受ける。

【００２３】増幅器電子ゲート（２１）は、印加信号に
より接続回路（２０）がリンクされる接続回路（２０）
の中途点から、送信信号を増幅するようにあらかじめ決
められている。これら送信信号の生成の基となる出力
（１１）は、接続回路（２０）がリンクされる入力数を
賄うのに必要なパワーを持っていないので、ゲート（２
１）が無ければ、送信信号は弱すぎたものとなるからで
ある。

【００２４】接続回路（３０）は、回路（５）の機能出
力（１５）を各回路（１）ー（５）の機能入力にリンク
する。この接続回路（３０）は、論理増幅ゲート（３
１）の入力信号と共に、出力（１５）を回路（３）、
（４）、（５）に、またＡＳＩＣの外部からアクセス可
能な，ＡＳＩＣの外側出力境界（９）にリンクする導体
路により成る直接接続を含む。この論理増幅ゲート（３
１）は、その出力が、接続回路（３０）の別の導体路に
リンクされ、この別の導体路自身は、回路（２）の１入
力と１出力（１２）と共に回路（１）の機能入力（１
６）にリンクされている。本例では、ゲート（３１）は
双方向性型のものであり、つまり、ゲート（３１）への
入力指令（３２）の論理状態により決められる方向性経
路を有している。入力指令（３２）は、方向性指令信号
（２８）を供給するようになっている信号制御回路
（４）の出力にリンクされる。信号（２８）は、回路
（２）と回路（５）の入力にも印加される。

【００２５】出力１５は「トライステート」型のゲート
（１９）を直列形で含む。つまり、このゲートはゲート
の入力指令の論理状態に依り、論理状態（０）又は
（１）又はハイインピーダンスの状態となる。ハイイン
ピーダンスとなると、ゲート（１９）は外部から絶縁さ
れる。ゲート（１９）への入力指令は、信号（２８）を
受ける。従って、信号の指令により、出力１５は接続回
路（３０）から隔離できる。 同様に、出力（１２）は
「トライステート」型のゲート（１７）を含む。ゲート
（１７）の入力指令は、信号（２８）を受ける否定回路
を上流側に含む。従って、信号（２８）による指令によ
り、出力（１２）は接続回路（３０）から隔離できる。

【００２６】説明を明瞭にするため、ＡＳＩＣに実際に
存在するいくつかの電子回路に対し２、３の入力と出力
しか表していないが、特に各回路（１）ー（５）には多
数の入力と多数の出力があると言うことを理解された
い。

【００２７】一方、回路（１）ー（５）の出力には（図
示されているものも図示されていないものも）すべて、
個々に「トライステート」型の抑止ゲートがある。この
各ゲ−トは、関連する出力と対応する接続回路（２０）
又は（３０）の間に直列に設けられ、その接続回路（２
０）、（３０）にリンクされた出力により放出される信
号の流れを可能にするように配置される。

【００２８】従って、出力（１１）は抑止ゲート（４
１）の入力信号にリンクされ、出力（１２）は抑止ゲー
ト（４２）の入力信号にリンクされ、一方、出力（１
５）は抑止ゲート（４５）の入力信号にリンクされてい
る。

【００２９】テスト回路（５０）は、その入力におい
て、アドレッシング境界（６２）と（６３）に加えて、
ＡＳＩＣのテスト境界（６１）にリンクされている。こ
れらの境界はすべて、ＡＳＩＣの外部からアクセス可能
である。テスト回路（５０）には多数の出力があり、そ
のうち図示する（５１）、（５２）、（５５）は、電子
回路（１）、（２）、（５）のそれぞれの抑止ゲート
（４１）、（４２）、（４５）の入力指令にそれぞれリ
ンクされる。前述したように、説明を明瞭にするため、
各電子回路（１）ー（５）ごとに多くても１個の抑止ゲ
ートを示した。

【００３０】境界（６１）でテスト信号が不在の場合、
回路（５０）は抑止ゲートになんら影響しないので、ゲ
ートは開き、信号は通過する。そこで、回路（１）ー
（５）の出力はすべてアクティブとすることができ、そ
れぞれ信号（２７）又は（２８）により許可されると接
続回路（２０）又は（３０）にリンクされる。テスト信
号が境界（６１）で印加され、アドレッシング信号が境
界（６２）と（６３）で印加されると、前記アドレッシ
ング信号により定義される回路（５０）の出力は１個を
除くすべて、インアクティブの状態となる。つまり、指
令を受けた抑止ゲート（４１）、（４２）、及び（４
５）は、ハイインピーダンスになっていない１個を除き
ハイインピーダンス状態となるので、関連する電子回路
から来る信号の流れをすべて遮断する。

【００３１】外部からアクセス可能で、かつマイクロプ
ロセッサ（１）から抑止信号を受けるようにあらかじめ
定められている、マイクロプロセッサ（１）の抑止境界
（６４）の入力に回路（５０）はリンクされる。このよ
うな場合、境界（６１）、（６２）、及び（６３）上の
信号状態の如何に関わらず、出力（５１）はインアクテ
ィブの状態であり、マイクロプロセッサ（１）からの信
号の流れ、本例では、出力（１１）よりの信号の流れの
遮断を指令する。一方、出力（５２）と（５５）はイン
アクティブとなる。境界（６４）は回路（２４）の入力
（２５）にもリンクされる。

【００３２】ＡＳＩＣの機能を以下に述べる。

【００３３】ＡＳＩＣの製造直後、電気テストの第１フ
ェーズで、テスト信号が境界（６１）で印加され、一
方、アドレッシング信号が境界（６２）と（６３）に印
加され、回路（１）、（２）、（５）の出力（テスト中
でありかつアドレッシング信号により指定されている１
つを除く）を抑止する。境界（６４）へ抑止信号は印加
されない。前記回路（テスト中のものを除く）は、自己
の入力より信号を受ける。これら入力は、抑止されず、
機能するが、常時送信可能な信号（２７）、（２８）以
外の信号を放出できない。例えば、回路（１）をテスト
する場合、テスト信号とアドレッシング信号が、出力
（５２）と（５５）をインアクティブにすることによ
り、ゲート（４２）と（４５）がハイインピーダンスに
切り替わるので、出力（１２）と（１５）が隔離される
一方、ゲート（４１）はアクティブ状態の出力（５１）
の指令の下で通過状態となる。回路（４）の信号（２
７）は、信号（２２）を制御して、ゲート（２１）が信
号を入出力（８）の方へ渡せるようにすえる。前述した
ように、信号（２７）と（２８）を供給しているものを
除き、回路（１）ー（５）の出力はすべて、「トライス
テート」型のゲートに接続されているので、望みの回路
を抑止できる。

【００３４】このように、ＡＳＩＣの図示しない入力境
界で、出力が抑止されていない回路（１）ー（５）に来
る信号を印加でき、またＡＳＩＣの別の境界で、前述の
回路により、被テスト回路の各基本動作サイクル中生成
される信号が監視される。

【００３５】回路（１）ー（５）のテスト後、アドレッ
シング回路を変更して、各回路（１）ー（５）の電気機
能をこのように連続してテストする。信号制御回路
（４）は、信号交換の各サイクルの始めで、この接続部
（３０）で信号を送信する出力（１２）又は（１５）か
ら来る信号が、ゲート（３１）を通ることができるよう
ゲート（３１）の方向を決める。本例では、前述したよ
うに、ゲート（２１）が開き、出力（１１）から来る信
号が通過できるように、信号（２７）は一定であり、指
令（２２）の入力時、排他的論理和回路（２４）による
変更なしに送信される。

【００３６】第２フェーズは、ＡＳＩＣのグローバル機
能を検証するようになっていて、特にソフトウェアがそ
のために設計されているが、このテストフェーズでは、
抑止信号は境界（６４）に印加され、マイクロプロセッ
サ（１）に関連するゲート（４１）をハイインピーダン
ス状態に切り替えることにより、マイクロプロセッサ
（１）の出力（１１）を抑止する。入出力境界（８）と
出力（９）は、従って、マイクロプロセッサ（１）に替
わってマイクロプロセッサ（１）の機能を模倣するエミ
ュレータ（図示せず）の入力と出力にケーブルによりそ
れぞれリンクされる。排他的論理和ゲート（２４）は、
その入力（２５）で抑止信号を受け、ゲート（２１）の
指令（２２）の入力時に、指令信号（実際は信号（２
７）を反転したもの）を出力する。これにより、出力
（２１）の方向を逆にするので、境界（８）からの信号
をイネ−ブルする。

【００３７】入出力境界（８）においてリンクされたエ
ミュレータの出力は、このように接続回路（２０）を制
御できる。つまり、マイクロプロセッサ（１）に代わっ
て、回路（２）ー（５）が受けるべき信号を送出する。
ＡＳＩＣの入力においてこのように方向転換がなされ
る。マイクロプロセッサ（１）の入力（１６）において
リンクされている制御回路（３０）に関しては、ゲート
（３１）の方向を逆転する必要はない。これは、エミュ
レータの入力は、接続回路（３０）にそれ自身リンクさ
れている境界（９）によりＡＳＩＣの出力において方向
転換されるマイクロプロセッサ（１）の入力において代
替されているので、信号を送信する必要は無く、ただ信
号を監視してさえいればよいからである。

【００３８】ＡＳＩＣの論理は、信号交換の連続サイク
ル中（各サイクルは論理の基本ステージに対応する）、
エミュレータの指令下、このようにして有効性を確認で
きる。本例では、接続回路（２０）は、ゲート（２１）
の両側でリンクされる回路（１）ー（５）の多数の出力
から来る信号を受ける能力を有していない。つまり、前
述したように、通常の機能中、すなわち、エミュレータ
無しでは、ゲート（２１）の方向は一定であり、従っ
て、信号（２７）は一定である。ゲート（３１）同様、
ゲート（２１）は回路（１）ー（５）の出力にリンクで
き、信号（２７）の指令下、方向を変更でき、抑止信号
はゲート（２４）で信号（２７）を系統的に反転すると
いうことを理解されたい。

【００３９】出力（１２）と（１５）は、接続回路（３
０）とリンクされ、所定の時期に１個にのみ再接続され
るよう、接続回路（３０）から隔絶できるが、それら出
力（１２）と（１５）にはそれぞれ、（１７）と（４
２）それに（１９）と（４５）という一対の「トライス
テート」型のゲートがあり、各対の上流側のゲート（１
７）と（１９）がこの作業を行うということを注意され
たい。対となったゲートの各々は特定の役割を持ってい
るが、適切に指令を受ける単一の「トライステート」型
のゲートと取り替えることができ、この場合、電気回路
が単純になる。

【００４０】

【発明の効果】本発明によれば、マイクロプロセッサを
内蔵したＡＳＩＣのテストを不都合なく行うことができ
る。

【図面の簡単な説明】

【図１】 図１は本発明に係わる特定用途向け集積回路
の好適な実施例を示す概略ブロック図。

【符号の説明】

１・・・マイクロプロセッサ、２・・・アクティブメモリ、３
・・・デッドメモリ、４・・・信号制御回路、５・・・組合せ論
理回路、８・・・外側入出力境界、９・・・外側出力境界、２
１、３１・・・論理増幅ゲ−ト、４１、４２、４５・・・抑止
ゲ−ト、５０・・・テスト回路、６１・・・テスト境界、６
２、６３・・・アドレシング境界、６４・・・抑止境界

Claims (2)

【特許請求の範囲】
1. 【請求項１】少なくとも一つの機能入力（１６）が電子
   回路の機能出力（１５）にリンクされ、かつ少なくとも
   一つの機能出力（１１）が電子回路の機能入力にリンク
   されているマイクロプロセッサ（１）と、出力（９）に
   おいて前記マイクロプロセッサの少なくとも一つの機能
   入力（１６）を方向転換する手段（９、３０）と、入出
   力（８）において前記マイクロプロセッサの少なくとも
   一つの機能出力（１１）を方向転換する手段（２１、２
   ４）とを備える特定用途向け集積回路（ＡＳＩＣ）であ
   って、 前記マイクロプロセッサの前記機能出力（１１）と当該
   ＡＳＩＣの前記入出力（８）との間に直列に設けられた
   少なくとも一つの電子ゲート（２１）と前記マイクロプ
   ロセッサの前記機能出力（１１）とを抑止するように構
   成された、電子回路（２、３、４、５）と前記マイクロ
   プロセッサ（１）とを抑止する手段（２４、４１、４
   ２、４５、５０）を更に備え、 前記電子ゲートはその方向を転換されることにより、信
   号の流れを一方向に定め、かつ、その方向を前記抑止手
   段（２４）の指令下で反転できるようになっていること
   を特徴とする特定用途向け集積回路。
2. 【請求項２】前記マイクロプロセッサ（１）の前記機能
   入力（１６）もまた抑止されることを特徴とする、請求
   項１に記載の回路。