JPH06208546A - プログラムダウンロード方式 - Google Patents
プログラムダウンロード方式Info
- Publication number
- JPH06208546A JPH06208546A JP6161992A JP6161992A JPH06208546A JP H06208546 A JPH06208546 A JP H06208546A JP 6161992 A JP6161992 A JP 6161992A JP 6161992 A JP6161992 A JP 6161992A JP H06208546 A JPH06208546 A JP H06208546A
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- Japan
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- download
- microprocessor
- downloading
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- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 42
- 238000000034 method Methods 0.000 claims description 4
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Stored Programmes (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】
【構成】ダウンロード制御部Ａ３１は、マスタ側のマイ
クロプロセッサ３がバス１を介して共通メモリ２からプ
ログラムを自分のローカルメモリ５に書き込む制御を行
うと同時に、制御線４を介して、スレーブ側の各マイク
ロプロセッサ６にダウンロード開始を指示する。ダウン
ロード制御部Ｂ６１は、ダウンロード開始を指示される
と、マイクロプロセッサ６にバス１上の情報を、マイク
ロプロセッサ３と同時に読み込み、自分のローカルメモ
リ５に書き込ませる制御を行う。 【効果】共通メモリから各々のマイクロプロセッサのロ
ーカルメモリへのプログラムダウンロードが１回で行
え、ダウンロードの時間が大幅に短縮できる。
クロプロセッサ３がバス１を介して共通メモリ２からプ
ログラムを自分のローカルメモリ５に書き込む制御を行
うと同時に、制御線４を介して、スレーブ側の各マイク
ロプロセッサ６にダウンロード開始を指示する。ダウン
ロード制御部Ｂ６１は、ダウンロード開始を指示される
と、マイクロプロセッサ６にバス１上の情報を、マイク
ロプロセッサ３と同時に読み込み、自分のローカルメモ
リ５に書き込ませる制御を行う。 【効果】共通メモリから各々のマイクロプロセッサのロ
ーカルメモリへのプログラムダウンロードが１回で行
え、ダウンロードの時間が大幅に短縮できる。
Description
【０００１】
【産業上の利用分野】本発明はプログラムダウンロード
方式に関し、特に共通メモリから複数のローカルメモリ
へのプログラムダウンロード方式に関する。
方式に関し、特に共通メモリから複数のローカルメモリ
へのプログラムダウンロード方式に関する。
【０００２】
【従来の技術】従来、複数のマイクロプロセッサが共通
メモリから自分のローカルメモリヘ同一のプログラムを
ダウンロードする場合、各マイクロプロセッサが各々独
立に共通メモリから自分のローカルメモリにダウンロー
ドしていたため、ひとつのマイクロプロセッサがダウン
ロードしている間は、他のマイクロプロセッサはダウン
ロードすることはできなかった。
メモリから自分のローカルメモリヘ同一のプログラムを
ダウンロードする場合、各マイクロプロセッサが各々独
立に共通メモリから自分のローカルメモリにダウンロー
ドしていたため、ひとつのマイクロプロセッサがダウン
ロードしている間は、他のマイクロプロセッサはダウン
ロードすることはできなかった。
【０００３】
【発明が解決しようとする課題】そのため、上述した従
来のプログラムダウンロード方式では、各々のマイクロ
プロセッサがプログラムをダウンロードするためにマイ
クロプロセッサの数の分だけダウンロードの時間がかか
るという問題があった。
来のプログラムダウンロード方式では、各々のマイクロ
プロセッサがプログラムをダウンロードするためにマイ
クロプロセッサの数の分だけダウンロードの時間がかか
るという問題があった。
【０００４】
【課題を解決するための手段】本発明のプログラムダウ
ンロード方式は、１つのバス上に共通メモリと複数のマ
イクロプロセッサが接続されており、全ての前記マイク
ロプロセッサが前記共通メモリから自分のローカルメモ
リに同一のプログラムをダウンロードするプログラムダ
ウンロード方式において、マスタ側の前記マイクロプロ
セッサが前記プログラムを自分のローカルメモリに書き
込む制御を行うと同時にダウンロード開始をスレーブ側
の前記マイクロプロセッサに知らせる第１のダウンロー
ド制御部と、この第１のダウンロード制御部からのダウ
ンロード開始指示を伝送する制御信号線と、この制御信
号線からのダウンロード開始指示を受信してスレーブ側
の前記マイクロプロセッサに前記マスタ側のマイクロプ
ロセッサと同時に前記バス上の情報を読み込み自分のロ
ーカルメモリに前記プログラムを書き込ませる制御を行
う第２のダウンロード制御部とを有する。
ンロード方式は、１つのバス上に共通メモリと複数のマ
イクロプロセッサが接続されており、全ての前記マイク
ロプロセッサが前記共通メモリから自分のローカルメモ
リに同一のプログラムをダウンロードするプログラムダ
ウンロード方式において、マスタ側の前記マイクロプロ
セッサが前記プログラムを自分のローカルメモリに書き
込む制御を行うと同時にダウンロード開始をスレーブ側
の前記マイクロプロセッサに知らせる第１のダウンロー
ド制御部と、この第１のダウンロード制御部からのダウ
ンロード開始指示を伝送する制御信号線と、この制御信
号線からのダウンロード開始指示を受信してスレーブ側
の前記マイクロプロセッサに前記マスタ側のマイクロプ
ロセッサと同時に前記バス上の情報を読み込み自分のロ
ーカルメモリに前記プログラムを書き込ませる制御を行
う第２のダウンロード制御部とを有する。
【０００５】
【実施例】以下に本発明について図面を参照して説明す
る。
る。
【０００６】本発明の一実施例を示す図１を参照する
と、１つのバス１上に共通メモリ２とマスタ側のマイク
ロプロセッサ３と複数のスレーブ側のマイクロプロセッ
サ６とが接続されており、マイクロプロセッサ３および
６にはそれぞれローカルメモリ５が接続されている。マ
イクロプロセッサ３とマイクロプロセッサ６の間は、ダ
ウンロード指示を通知するための制御線４が接続されて
いる。
と、１つのバス１上に共通メモリ２とマスタ側のマイク
ロプロセッサ３と複数のスレーブ側のマイクロプロセッ
サ６とが接続されており、マイクロプロセッサ３および
６にはそれぞれローカルメモリ５が接続されている。マ
イクロプロセッサ３とマイクロプロセッサ６の間は、ダ
ウンロード指示を通知するための制御線４が接続されて
いる。
【０００７】図２は図１のマスタ側のマイクロプロセッ
サ３内のダウンロード制御部Ａ３１のブロック図であ
り、共通メモリ２のアドレスレジスタ３２と、ローカル
メモリ５のアドレスレジスタ３４と、アドレス加算器３
３及び３５と、共通メモリリード・ローカルメモリライ
ト制御部３６と、ダウンロード回数をカウントするカウ
ントレジスタ３７と、カウント減算器３８とからなる。
サ３内のダウンロード制御部Ａ３１のブロック図であ
り、共通メモリ２のアドレスレジスタ３２と、ローカル
メモリ５のアドレスレジスタ３４と、アドレス加算器３
３及び３５と、共通メモリリード・ローカルメモリライ
ト制御部３６と、ダウンロード回数をカウントするカウ
ントレジスタ３７と、カウント減算器３８とからなる。
【０００８】図３は図１のスレーブ側のマイクロプロセ
ッサ６内のダウンロード制御部Ｂ６１のブロック図であ
り、ローカルメモリ５のアドレスレジスタ６２と、アド
レス加算器６３と、ローカルメモリライト制御部６４と
からなる。
ッサ６内のダウンロード制御部Ｂ６１のブロック図であ
り、ローカルメモリ５のアドレスレジスタ６２と、アド
レス加算器６３と、ローカルメモリライト制御部６４と
からなる。
【０００９】次に、図１〜図３を参照してダウンロード
時の動作を説明する。
時の動作を説明する。
【００１０】まず、マスタ側のマイクロプロセッサ３内
のダウンロード制御部Ａ３１がカウントレジスタ３７に
ダウンロード転送回数をセットする。次にダウンロード
制御部Ａ３１の共通メモリリード・ローカルメモリライ
ト制御部３６から共通メモリリード指示３９，ローカル
メモリライト指示４０を行い、マスタ側のダウンロード
を行う。それと同時にスレーブ側のマイクロプロセッサ
６に対してダウンロード開始指示を制御線４に出す。１
回ダウンロードが終了すると、次のダウンロードを行う
ために、共通メモリ２のアドレスレジスタ３２の内容と
ローカルメモリ５のアドレスレジスタ３４の内容を内部
制御線４１，４２によりアドレス加算器３３を用いて加
算し、カウントレジスタ３７の内容を内部制御線４３に
よりカウント減算器３８を用いて１減算する。
のダウンロード制御部Ａ３１がカウントレジスタ３７に
ダウンロード転送回数をセットする。次にダウンロード
制御部Ａ３１の共通メモリリード・ローカルメモリライ
ト制御部３６から共通メモリリード指示３９，ローカル
メモリライト指示４０を行い、マスタ側のダウンロード
を行う。それと同時にスレーブ側のマイクロプロセッサ
６に対してダウンロード開始指示を制御線４に出す。１
回ダウンロードが終了すると、次のダウンロードを行う
ために、共通メモリ２のアドレスレジスタ３２の内容と
ローカルメモリ５のアドレスレジスタ３４の内容を内部
制御線４１，４２によりアドレス加算器３３を用いて加
算し、カウントレジスタ３７の内容を内部制御線４３に
よりカウント減算器３８を用いて１減算する。
【００１１】一方、スレーブ側のマイクロプロセッサ６
のローカルメモリライト制御部６４では、マスタ側のマ
イクロプロセッサ３からのダウンロード開始指示を制御
線４により受け付けたら、バス上の情報読み込み指示６
５、ローカルメモリライト指示６６を行い、バス１上の
情報をローカルメモリ５に書き込む。書き込みが終了す
ると、次のダウンロードを行うために、ローカルメモリ
５のアドレスレジスタ６２の内容を内部制御線６７によ
りアドレス加算器６３を用いて加算する。
のローカルメモリライト制御部６４では、マスタ側のマ
イクロプロセッサ３からのダウンロード開始指示を制御
線４により受け付けたら、バス上の情報読み込み指示６
５、ローカルメモリライト指示６６を行い、バス１上の
情報をローカルメモリ５に書き込む。書き込みが終了す
ると、次のダウンロードを行うために、ローカルメモリ
５のアドレスレジスタ６２の内容を内部制御線６７によ
りアドレス加算器６３を用いて加算する。
【００１２】以上によりダウンロードの１サイクルが終
了する。同様にしてダウンロードのサイクルを繰返し、
カウントレジスタ３７の内容が０になったらダウンロー
ドが終了する。
了する。同様にしてダウンロードのサイクルを繰返し、
カウントレジスタ３７の内容が０になったらダウンロー
ドが終了する。
【００１３】
【発明の効果】以上説明したように本発明は、マスタ側
のマイクロプロセッサからのダウンロード開始指示によ
りスレーブ側の各マイクロプロセッサもマスタ側のマイ
クロプロセッサと同時にバス上の情報を読み込むので、
共通メモリから各々のマイクロプロセッサのローカルメ
モリに対してプロセッサダウンロードが１回で行え、ダ
ウンロードの時間が大幅に短縮できる効果がある。
のマイクロプロセッサからのダウンロード開始指示によ
りスレーブ側の各マイクロプロセッサもマスタ側のマイ
クロプロセッサと同時にバス上の情報を読み込むので、
共通メモリから各々のマイクロプロセッサのローカルメ
モリに対してプロセッサダウンロードが１回で行え、ダ
ウンロードの時間が大幅に短縮できる効果がある。
【図面の簡単な説明】
【図１】本発明の一実施例を示すブロック図である。
【図２】図１のマスタ側のマイクロプロセッサ３内のダ
ウンロード制御部Ａ３１のブロック図である。
ウンロード制御部Ａ３１のブロック図である。
【図３】図１のスレーブ側のマイクロプロセッサ６内の
ダウンロード制御部Ｂ６１のブロック図である。
ダウンロード制御部Ｂ６１のブロック図である。
１ バス ２ 共通メモリ ３ マスタ側のマイクロプロセッサ ４ 制御線 ５ ローカルメモリ ６ スレーブ側のマイクロプロセッサ ３１ ダウンロード制御部Ａ ６１ ダウンロード制御部Ｂ
Claims (1)
- 【請求項１】 １つのバス上に共通メモリと複数のマイ
クロプロセッサが接続されており、全ての前記マイクロ
プロセッサが前記共通メモリから自分のローカルメモリ
に同一のプログラムをダウンロードするプログラムダウ
ンロード方式において、マスタ側の前記マイクロプロセ
ッサが前記プログラムを自分のローカルメモリに書き込
む制御を行うと同時にダウンロード開始をスレーブ側の
前記マイクロプロセッサに知らせる第１のダウンロード
制御部と、この第１のダウンロード制御部からのダウン
ロード開始指示を伝送する制御信号線と、この制御信号
線からのダウンロード開始指示を受信してスレーブ側の
前記マイクロプロセッサに前記マスタ側のマイクロプロ
セッサと同時に前記バス上の情報を読み込み自分のロー
カルメモリに前記プログラムを書き込ませる制御を行う
第２のダウンロード制御部とを有することを特徴とする
プログラムダウンロード方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6161992A JPH06208546A (ja) | 1992-03-18 | 1992-03-18 | プログラムダウンロード方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6161992A JPH06208546A (ja) | 1992-03-18 | 1992-03-18 | プログラムダウンロード方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06208546A true JPH06208546A (ja) | 1994-07-26 |
Family
ID=13176377
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6161992A Pending JPH06208546A (ja) | 1992-03-18 | 1992-03-18 | プログラムダウンロード方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06208546A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001014170A (ja) * | 1999-05-25 | 2001-01-19 | Robert Bosch Gmbh | 制御装置及び制御装置のプログラミング方法 |
-
1992
- 1992-03-18 JP JP6161992A patent/JPH06208546A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001014170A (ja) * | 1999-05-25 | 2001-01-19 | Robert Bosch Gmbh | 制御装置及び制御装置のプログラミング方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000725 |