JPH06209072A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH06209072A JPH06209072A JP6031931A JP3193194A JPH06209072A JP H06209072 A JPH06209072 A JP H06209072A JP 6031931 A JP6031931 A JP 6031931A JP 3193194 A JP3193194 A JP 3193194A JP H06209072 A JPH06209072 A JP H06209072A
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- Japan
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- integrated circuit
- semiconductor integrated
- insulator
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/30—Die-attach connectors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5445—Dispositions of bond wires being orthogonal to a side surface of the chip, e.g. parallel arrangements
-
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W72/851—Dispositions of multiple connectors or interconnections
- H10W72/874—On different surfaces
- H10W72/884—Die-attach connectors and bond wires
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
(57)【要約】
【目的】 本発明は、半導体集積回路の構造の改良に関
する発明である。 【構成】 本発明は、上シリコンチップと下シリコンチ
ップの間に絶縁体を設け、前記上シリコンチップと下シ
リコンチップをリ−ド線により接続したことを特徴とす
る半導体集積回路の構成とした。
する発明である。 【構成】 本発明は、上シリコンチップと下シリコンチ
ップの間に絶縁体を設け、前記上シリコンチップと下シ
リコンチップをリ−ド線により接続したことを特徴とす
る半導体集積回路の構成とした。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路の構造
の改良に関する発明である。
の改良に関する発明である。
【０００２】
【従来の技術】従来の半導体集積回路は、１個の半導体
にシリコンチップが１枚のみであり、現代の半導体技術
では、電子ビ−ム、Ｘ線等でシリコンチップ上にパタ−
ンを描いたとしても、限界があるために超ＬＳＩ以上の
半導体を作ることが無理であった。また、現在開発中で
あるＬＳＩの立体化（３次元）は大量生産に対応でき
ず、この半導体集積回路は、一気にハンダ付けできるの
で、今までのハンダ付機でも対応可能となり、大量生産
に対応可能となる。
にシリコンチップが１枚のみであり、現代の半導体技術
では、電子ビ−ム、Ｘ線等でシリコンチップ上にパタ−
ンを描いたとしても、限界があるために超ＬＳＩ以上の
半導体を作ることが無理であった。また、現在開発中で
あるＬＳＩの立体化（３次元）は大量生産に対応でき
ず、この半導体集積回路は、一気にハンダ付けできるの
で、今までのハンダ付機でも対応可能となり、大量生産
に対応可能となる。
【０００３】しかしながら、従来のような１枚のシリコ
ンチップの構造の半導体集積回路では、容量が少ないと
の欠点があった。
ンチップの構造の半導体集積回路では、容量が少ないと
の欠点があった。
【０００４】
【発明が解決しようとする課題】本発明は、従来の半導
体集積回路に比し容量が大きく、しかも超ＬＳＩ以上に
容量が大きい半導体集積回路を提供することを目的とす
る。
体集積回路に比し容量が大きく、しかも超ＬＳＩ以上に
容量が大きい半導体集積回路を提供することを目的とす
る。
【０００５】
【課題を解決するための手段】本発明は、上シリコンチ
ップと下シリコンチップの間に絶縁体を設け、前記上シ
リコンチップと下シリコンチップをリ−ド線により接続
したことを特徴とする半導体集積回路の構成とした。
ップと下シリコンチップの間に絶縁体を設け、前記上シ
リコンチップと下シリコンチップをリ−ド線により接続
したことを特徴とする半導体集積回路の構成とした。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明である半導体集積回路のキャップを取
り外した状態の平面図、図２は本発明である半導体集積
回路のキャップの一部を切り欠いた斜視図であり、符号
１は半導体集積回路を示し、この半導体集積回路１はの
構造は、前記図１及び図３に示すように載置板５上に下
シリコンチップ４を固定し、前記下シリコンチップ４上
に絶縁体３を固定し、前記絶縁体３上に上シリコンチッ
プ２を固定し、上シリコンチップ２と下シリコンチップ
４とをリ−ド線６・６・６・６・・により接続させると
共に、上シリコンチップ２とリ−ド脚７・７・７・７・
・・とをリ−ド線６・６・６・６・・・により接続す
る。上シリコンチップ２は絶縁体３の長さよりやや短く
形成し、絶縁体３の長さは下シリコンチップ４よりやや
短く形成する。このように上シリコンチップ２と下シリ
コンチップ３がリ−ド線６・６・６・６・・・により接
続されると共に、上シリコンチップ２とリ−ド脚が接続
された後にキャップ８を取り付ける。上シリコンチップ
２と下シリコンチップ４間に設けられた絶縁体３の素材
としては合成樹脂を使用したものが良いが、必ずしも合
成樹脂に限定されるものではなく、その他の素材を用い
たものを絶縁体としてもよい。
る。図１は本発明である半導体集積回路のキャップを取
り外した状態の平面図、図２は本発明である半導体集積
回路のキャップの一部を切り欠いた斜視図であり、符号
１は半導体集積回路を示し、この半導体集積回路１はの
構造は、前記図１及び図３に示すように載置板５上に下
シリコンチップ４を固定し、前記下シリコンチップ４上
に絶縁体３を固定し、前記絶縁体３上に上シリコンチッ
プ２を固定し、上シリコンチップ２と下シリコンチップ
４とをリ−ド線６・６・６・６・・により接続させると
共に、上シリコンチップ２とリ−ド脚７・７・７・７・
・・とをリ−ド線６・６・６・６・・・により接続す
る。上シリコンチップ２は絶縁体３の長さよりやや短く
形成し、絶縁体３の長さは下シリコンチップ４よりやや
短く形成する。このように上シリコンチップ２と下シリ
コンチップ３がリ−ド線６・６・６・６・・・により接
続されると共に、上シリコンチップ２とリ−ド脚が接続
された後にキャップ８を取り付ける。上シリコンチップ
２と下シリコンチップ４間に設けられた絶縁体３の素材
としては合成樹脂を使用したものが良いが、必ずしも合
成樹脂に限定されるものではなく、その他の素材を用い
たものを絶縁体としてもよい。
【０００７】図３は本発明である半導体集積回路の一部
を切り欠いた一部縦断面図、図４は本発明である半導体
集積回路の一部拡大縦断面図であり、図に示すように上
シリコンチップ２の下面には突出部２ａが形成され、絶
縁体３の表面には前記突出部２が嵌合可能な嵌合溝３ｂ
が形成されており、突出部２ａが嵌合溝３ｂに嵌合させ
れことにより絶縁体３上の上シリコンチップ２がズレる
ことがなくなる。同様に、絶縁体３の裏面には嵌合溝３
ａが形成され、下シリコンチップ４の表面には、前記嵌
合溝３ａに嵌合可能な突出部４ａが形成されていて、突
出部４ａが嵌合溝３ａに嵌合することにより下シリコン
チップ４と絶縁体３がズレることがないので、振動して
も上シリコンチップ２と絶縁体３と下シリコンチップ４
がズレることがなくなる。
を切り欠いた一部縦断面図、図４は本発明である半導体
集積回路の一部拡大縦断面図であり、図に示すように上
シリコンチップ２の下面には突出部２ａが形成され、絶
縁体３の表面には前記突出部２が嵌合可能な嵌合溝３ｂ
が形成されており、突出部２ａが嵌合溝３ｂに嵌合させ
れことにより絶縁体３上の上シリコンチップ２がズレる
ことがなくなる。同様に、絶縁体３の裏面には嵌合溝３
ａが形成され、下シリコンチップ４の表面には、前記嵌
合溝３ａに嵌合可能な突出部４ａが形成されていて、突
出部４ａが嵌合溝３ａに嵌合することにより下シリコン
チップ４と絶縁体３がズレることがないので、振動して
も上シリコンチップ２と絶縁体３と下シリコンチップ４
がズレることがなくなる。
【０００８】
【発明の効果】以上説明したように、上シリコンチップ
と下シリコンチップの間に絶縁体を設け、前記上シリコ
ンチップと下シリコンチップをリ−ド線により接続した
構成であるので、従来の半導体回路に比較し、容量を大
幅に増加させることができるとの効果がある。また、上
シリコンチップと絶縁体と下シリコンチップにズレが生
じることがないので、故障することがなく長時間使用す
ることができるとの効果がある。
と下シリコンチップの間に絶縁体を設け、前記上シリコ
ンチップと下シリコンチップをリ−ド線により接続した
構成であるので、従来の半導体回路に比較し、容量を大
幅に増加させることができるとの効果がある。また、上
シリコンチップと絶縁体と下シリコンチップにズレが生
じることがないので、故障することがなく長時間使用す
ることができるとの効果がある。
【図１】本発明である半導体集積回路のキャップを取り
外した状態の平面図。
外した状態の平面図。
【図２】本発明である半導体集積回路のキャップの一部
を切り欠いた斜視図。
を切り欠いた斜視図。
【図３】本発明である半導体集積回路の一部を切り欠い
た一部縦断面図。
た一部縦断面図。
【図４】本発明である半導体集積回路の一部拡大縦断面
図。
図。
１ 半導体集積回路 ２ 上シリコンチップ ２ａ 突出部 ３ 絶縁体 ３ａ 嵌合溝 ３ｂ 嵌合溝 ４ 下シリコンチップ ４ａ 突出部 ５ 載置板 ６ リ−ド線 ７ リ−ド脚 ８ キャップ
Claims (1)
- 【請求項１】 上シリコンチップと下シリコンチップの
間に絶縁体を設け、前記上シリコンチップと下シリコン
チップをリ−ド線により接続したことを特徴とする半導
体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6031931A JP2686909B2 (ja) | 1994-02-03 | 1994-02-03 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6031931A JP2686909B2 (ja) | 1994-02-03 | 1994-02-03 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06209072A true JPH06209072A (ja) | 1994-07-26 |
| JP2686909B2 JP2686909B2 (ja) | 1997-12-08 |
Family
ID=12344724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6031931A Expired - Fee Related JP2686909B2 (ja) | 1994-02-03 | 1994-02-03 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2686909B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61123544U (ja) * | 1985-01-23 | 1986-08-04 | ||
| JPH03116860A (ja) * | 1989-09-29 | 1991-05-17 | Hitachi Ltd | 半導体装置 |
-
1994
- 1994-02-03 JP JP6031931A patent/JP2686909B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61123544U (ja) * | 1985-01-23 | 1986-08-04 | ||
| JPH03116860A (ja) * | 1989-09-29 | 1991-05-17 | Hitachi Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2686909B2 (ja) | 1997-12-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |