JPH0527284B2

JPH0527284B2 -

Info

Publication number: JPH0527284B2
Application number: JP63195996A
Authority: JP
Inventors: Ikuro Masuda; Kazuo Kato; Takao Sasayama; Yoji Nishio; Shigeo Kuboki; Masahiro Iwamura
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1988-08-08
Filing date: 1988-08-08
Publication date: 1993-04-20
Also published as: JPH01125023A

Description

【発明の詳細な説明】

〔産業上の利用分野〕本発明は半導体集積回路装置に係り、特に、
CMOSトランジスタ及びバイポーラトランジス
タからなる高速で低消費電力の半導体集積回路装
置に関する。〔従来の技術〕従来のCMOSトランジスタのみを使用した論
理回路を第１図に示す。ここでは２入力NAND
について示す。この２入力NAND回路は２つの並列接続され
たPMOSトランジスタ２００，２０１と２つの
直列接続されたNMOSトランジスタ２０２，２
０３とから構成される。入力２０４と２０５が共
に“１”レベルであるとNMOSトランジスタ２
０２，２０３がオン状態になり、PMOSトラン
ジスタ２００，２０１はオフ状態になる。したが
つて出力２０６は“０”レベルとなる。入力２０
４あるいは２０５のどちらか一方が“０”レベル
であるとPMOSトランジスタ２０１あるいは２
００のどちらか一方がオン状態になり、NMOS
トランジスタ２０２あるいは２０３のどちらか一
方がオフ状態になる。したがつて出力２０６は
“１”レベルとなる。この動作で判るように入力
レベルが“１”か“０”レベルに決まると電源２
０７から接地までに導電パスを作ることはない。
故にCMOS回路は低消費電力という特長を有し
ている。しかしMOSトランジスタの伝達コンダ
クタンスがバイポーラトランジスタに比して小さ
いため、負荷容量が大きいとその充放電に時間が
かかり、スピードが遅くなる欠点があつた。第２図は従来のバイポーラトランジスタのみに
よる２入力NAND回路を示す。この２入力NAND回路はマルチエミツタの
NPNトランジスタ（以後NPNと略す）３００、
NPN３０１，３０２，３０３、ダイオード３０
４、それに抵抗３０５，３０６，３０７，３０８
から構成される。入力３０９，３１０が共に
“１”レベルの時、NPN３００のベース、エミツ
タ接合は逆バイアスされるので、抵抗３０５に流
れるベース電流はNPN３０１のベース電流とな
る。したがつてNPN３０１はオンとなり、抵抗
３０７の非接地側端子電位が上昇しNPN３０３
はオンとなるので出力３１１は“０”レベルとな
る。なお、この時、抵抗３０６の電源３１２と反
対側の端子電位が低下するのでNPN３０２はオ
フとなる。一方、入力３０９，３１０のうちどち
らかが“０”レベルの時はNPN３００のベース、
エミツタ接合は順バイアスされ、抵抗３０５を流
れるベース電流は大部分入力３０９または３１０
に流れ込むのでNPN３００は飽和状態となる。
したがつてNPN３０１のベースへは入力３０９
または３１０の“０”レベルがほぼそのまま伝達
され、NPN３０１はオフとなるので、NPN３０
３がオフとなる。一方抵抗３０６の電源３１２と
反対側の端子の電位が上昇するのでNPN３０２
がオンになり、NPN３０２のエミツタ電流が負
荷を充電し、出力３１１は“１”レベルとなる。この様なバイポーラトランジスタ回路は、大き
な電流を低インピーダンス回路に流し込んだり、
流し出したりするので消費電力が大きい欠点があ
る。集積度に関してもバイポーラトランジスタ回
路はCMOS回路に比べてかなり劣る。一方、ス
ピードは高い伝達コンダクタンス特性のため速い
という特徴を有している。〔発明が解決しようとする課題〕以上述べてきたCMOS回路、バイポーラ回路
の欠点を補うために、第３図に示すようなインバ
ータ回路が知られている。このインバータは
PMOS５０、NMOS５１、NPN５３、PNPトラ
ンジスタ（以下PNPと略す）５４から成る。入
力５５が“０”レベルの時、PMOS５０はオン
となりNMOS５１はオフとなる。したがつて
NPN５３とPNP５４のベース電位が上昇し、
NPN５３はオンとなりPNP５４はオフとなり、
出力５６は“１”レベルとなる。入力５５が
“１”レベルの時、PMOS５０はオフとなり
NMOS５１はオンとなる。したがつてNPN５３
とPNP５４のベース電位が低下し、NPN５３は
オフとなりPNP５４はオンとなり、出力５６は
“０”レベルとなる。しかし、バイポーラトランジスタの１つに
PNP５４を用いているため、出力信号５６の立
下りが遅くなるという欠点があつた。これは、
PNPはNPNよりも、電流増幅率等の性能が落ち
るためである。また、IEEE Trans Electron，Devices vol.
ED−16、No.11、Nov.1969，p945〜951のFig.8に
は、第１４図に示す様なインバータ回路が記載さ
れている。このインバータ回路はPMOSトランジスタ４
０１、MNOSトランジスタ４０２、第１のNPN
トランジスタ５０１、第２のNPNトランジスタ
５０２から構成される。このインバータ回路では第１及び第２のNPN
５０１，５０２がオフになるとき、ベースに蓄積
した寄生電荷を強制的に抜取る手段がないため該
NPN５０１，５０２がオフに切換わる時間が長
くなる。そのため第１，第２のNPN５０１，５
０２がともにオンとなる状態が長く続き、消費電
力が増加するだけでなくスイツチング時間も遅く
なる。さらに、上記文献のFig.10には、第１５図示す
様なインバータ回路が記載されている。第１５図
のインバータ回路は、第１４図のインバータ回路
に、NMOSトランジスタ４０３及びPMOSトラ
ンジスタ４０４を設けた構成となつている。
NMOS４０３は第１のNPN５０１がオンからオ
フになるとき、ベースに蓄積した寄生電荷を強制
的に抜取る手段であり、PMOS４０４は第２の
NPN５０２がオンからオフになるとき、ベース
に蓄積した寄生電荷を強制的に抜取る手段であ
り、これらによつて第１４図のインバータ回路よ
りは、若干、高速性が得られるが、NMOS４０
３とPMOS４０４のゲートが共に入力INに接続
されるので入力容量が大きくなり、回路の高速性
が得られないという問題がある。また、PMOS
トランジスタ４０４は、入力レベルが“０”でオ
ン状態になるが、このときのPMOS４０４のゲ
ート・ソース間の電位は、第２のNPN５０２の
1V_BE（例えば、Siの場合は約0.7V）のみであるの
で、PMOS４０４のドレイン電流I_Dは殆んど流れ
ず、第２のNPN５０２のベースに蓄積した寄生
電荷は、放電されず、回路の高速性が得られない
という問題点も有する。また、米国特許第4301383号には、第１６図に
示す様なバツフア回路が記載されている。
PMOS６０１，６０３，６０５、NMOS６０２，
６０４、NPN７０１，７０２で構成される回路
であるが、PMOS６０１、NMOS６０２で構成
される第１のインバータ回路の後段に、PMOS
６０３，NMOS６０４で構成される第２のイン
バータ回路があり、NPN７０２は２段のインバ
ータ回路を介して駆動されることになり、遅延が
生じて、回路全体としての高速性が得られないと
いう問題点を有する。本発明の目的は、以上述べたきたCMOS回路、
バイポーラトランジスタ回路の欠点を補い、電界
効果トランジスタ及びバイポーラトランジスタか
らなる高速で低消費電力の半導体集積回路装置を
提供するにある。〔課題を解決するための手段〕本発明は、CMOS回路の低消費電力特性及び
バイポーラ回路の高スピド特性に着目し、両ゲー
トを組合わせた複合回路により高速で低消費電力
の回路を得ようとするものである。そのため、TTLゲートに行われているような
２個のNPNトランジスタを電源端子と接地端子
間に直列接続したいわゆるトーテムポール型出力
段とCMOS回路からなる論理回路、バイポーラ
トランジスタを駆動する回路から成り、該駆動回
路の相補出力を該出力段のバイポーラトランジス
タのベースに供給することにより、高入力インピ
ダンス、低出力インピーダンス回路を実現する。
この場合、MOSトランジスタとNPNトランジス
タはダーリントン接続され、大きな伝達コンダク
タンスを得ることができる。本発明の特徴とするところは、コレクタとベースとエミツタを有し、コレク
タ・エミツタ電流路が第１の電源端子と出力端子
とに接続される第１のバイポーラトランジスタ
と、コレクタとベースとエミツタとを有し、コレク
タ・エミツタ電流路が上記出力端子と第２の電源
端子とに接続される第２のバイポーラトランジス
タと、少なくとも一つの入力端子に印加される入力信
号に応答して、上記第１の電源端子から上記第１
のバイポーラトランジスタのベースへの電流路を
形成する少なくとも一つの一方導電型電界効果ト
ランジスタと、上記入力端子に印加される上記入力信号に応答
して、上記第一の電源端子から上記第２のバイポ
ーラトランジスタのベースへの電流路を形成する
少なくとも一つの他方導電型電界効果トランジス
タと、を具備することにある。〔実施例〕以下、本発明を実施例によつて詳細に説明す
る。第４図は、トーテムポール出力形インバータ回
路を示す。第４図に於いて、１４は、コレクタが電源端子
１に、エミツタが出力端子１７に接続される第１
のNPNバイポーラトランジスタ（以下単に第１
のNPNと称す）、１５は、コレクタが出力端子１
７に、エミツタが接地電位GNDである固定電位
端子に接続される第２のNPNのバイポーラトラ
ンジスタ（以下単に第２のNPNと称す）。１０
は、ゲートが入力端子１６に、ソース及びドレイ
ンがそれぞれ第１のNPNのコレクタとベースと
に接続されるＰ型絶縁ゲート電界効果トランジス
タ（以下単にPMOSと称す）。１１は、ゲートが
入力端子１６に、ドレイン及びソースが第２の
NPNのコレクタとベースとに接続されるＮ型絶
縁ゲート電界効果トランジスタ（以下単に
NMOSと称す）、１２及び１３は、第１，第２の
NPNのベースとエミツタとの間に設けられる抵
抗である。表１は第４図の論理動作を示すものである。

【表】入力１６が“０”レベルの時、PMOS１０が
オンとなりNMOS１１がオフとなる。したがつ
て第１のNPN１４のベース電位が上昇し、第１
のNPN１４はオンとなる。このとき、NMOS１
１がオフとなるので第２のNPNのベース１５へ
の電流の供給が止まるとともに、第２のNPN１
５のベース及びNMOS１１に蓄積された蓄積電
荷が抵抗１３を介して接地電位GNDへ抜取られ
るので、第２のNPN１５は急速にオフになる。したがつて、第１のNPN１４のエミツタ電流
は図示しない容量性負荷を充電し出力１７は急速
に“１”レベルとなる。入力１６が“１”レベルの時、PMOS１０が
オフとなりNMOS１１がオンとなる。このとき、
PMOS１０がオフとなるので第1NPM１４のベ
ースへの電流の供給が止まるとともに、第１の
NPN１４のベースＢ及びPMOS１０に蓄積され
た蓄積電荷が抵抗１２、NMOS１１、NPN１
５、抵抗１３を介して接地電位GNDへ抜取られ
るので、第１のNPN１４は急速にオフになる。
また、NMOS１１がオンとなり、ドレインとソ
ースとの間が短絡されるので、第２のNPN１５
のベースには出力１７からの電流と、前述した様
な第１のNPN１４のベース及びPMOS１０に蓄
積された蓄積電荷の電流とが共に供給され、第２
のNPN１５は急速にオンとなる。したがつて、
出力１７は急速に“０”レベルとなる。ここで、抵抗１２のの働きについて更に述べ
る。前述した様に抵抗１２は、PMOS１０及び
第１のNPN１４がオンからオフに切換るとき、
PMOS１０及び第１のNPN１４のベースに蓄積
された蓄積電荷を抜取り、第１のNPN１４を急
速にオフさせる働きと、この抜取つた電荷をオン
となつたNMOS１１を介し第２のNPNのベース
に供給して、第２のNPNを急速にオンさせる働
きとを持つ。さらに、抵抗１２がPMOS１０のドレインと
NMOS１１のドレインとの間に設けられている
ので、電源端子１と接地電位GNDとの間に導電
パスが生じることなく、低消費電力が達成でき
る。つまり、仮に抵抗１２がPMOS１０のドレ
インとGNDとを接続する様に設けられた場合、
入力１６が“０”レベルのとき、電源端子１と
GNDとの間に導電パスが生じ、常に電流が流れ、
消費電力が大きくなるが第４図の構成では導電パ
スが生じない。また、第４図に於いては、抵抗１２が出力端子
１７にも接続されていることによつて、入力１６
が“０”レベルのとき、PMOS１０と抵抗１２
とを介して、出力１７の電位を電源端子１の電位
の近くまで上昇させることができ、出力のフル振
幅化が図れノイズマージンを十分確保できる。次に抵抗１３の働きについて更に述べる。前述
した様に、抵抗１３はNMOS１１及び第２の
NPN１５がオンからオフに切換るとき、NMOS
１１及び第２のNPN１５のベースに蓄積された
蓄積電荷を抜取り、第２のNPN１５を急速にオ
フさせる働きを持つ。更に第４図の構成に於いて
は、入力１６が“１”レベルのとき抵抗１３と
NMOS１１とを介して、出力１７を“０”レベ
ルの近くまで下降させることができ、出力のフル
振幅化が図れ、ノイズマージンを十分確保でき
る。また、第４図に於いては、バイポーラトランジ
スタはNPNトランジスタのみを使用するので、
スイツチング特性を一致させやすい。また、第４図では、電流増幅率が低いPNPト
ランジスタを使用していないので、出力信号の立
下りが遅くなることはなくなり、高速動作可能で
ある。第５図は２入力NAND回路である。第５図に於いて、２６は、コレクタが電源端子
１に、エミツタが出力端子２９が接続される第１
のNPN、２７は、コレクタが出力端子２９に、
エミツタが接地電位GNDである固定電位端子に
接続される第２のNPN、２８は２個の入力端子、
２０及び２１は、各ゲートがそれぞれ異なる入力
端子２８に、各ソース及び各ドレインが、第１の
NPN２６のコレクタとベースとの間に並列にそ
れぞれ接続されるPMOS、２２及び２３は、各
ゲートがそれぞれ異なる入力端子２８に、各ドレ
イン及び各ソースが第２のNPN２７のコレクタ
とベースとの間に直列にそれぞれ接続される
NMOS、２４はPMOS２０，２１のドレイン、
第１のNPN２６のベースとNMOS２２のドレイ
ン、出力端子とを接続する抵抗、２５は第２の
NPN２７のベースとエミツタとを接続する抵抗
である。表２は第５図の論理動作を示すものである。

【表】まず入力２８のどちらかが“０”レベルの時、
PMOS２０，２１のどちらかがオンとなり、
NMOS２２，２３のどちらかがオフとなる。し
たがつて第１のNPN２６のベース電位が上昇し、
第１のNPN２６はオンとなる。このとき、
NMOS２２，２３のうちどちらかがオフとなる
ので第２のNPN２７のベースへの電流の供給が
止まるとともに、第２のNPN２７のベース及び
NMOS２２，２３に蓄積された蓄積電荷が抜取
られるので、第２のNPN２７は急速にオフにな
る。したがつて、第１のNPN２６のエミツタ電流
は図示しない容量性負荷を充電し出力２９は、急
速に“１”レベルとなる。入力２８の両方が“０”レベルの時、PMOS
２０，２１の両方がオンとなり、NMOS２２，
２３の両方がオフとなる。したがつて動作は上記
と同じで出力２９は“１”レベルとなる。一方入力２８の両方が“１”レベルの時、
PMOS２０，２１の両方がオフとなり、NMOS
２２，２３の両方がオンとなる。このとき、
PMOS２０，２１が共にオフとなるので第１の
NPN２６のベースへ電流の供給が止まるととも
に、第１のNPN２６のベース及びPMOS２０，
２１に蓄積された蓄積電荷が抜取られるので、第
１のNPN２６は急速にオフフになる。また、
NMOS２２，２３がオンとなり、ドレインとソ
ースとの間が短絡されるので、第２のNPN２７
のベースには出力２９からの電流と、前述した様
な第１のNPN２６のベース及びPMOS２０，２
１に蓄積された蓄積電荷の電流とが共に供給され
第２のNPN２７は急速にオンとなる。したがつ
て、出力２９は急速に“０”レベルとなる。第５図に於いても、第４図と同様な効果が達成
できる。尚、第５図では２入力NAND回路を例にとつ
て説明したが、３入力NAND、４入力NAND等
の一般のｋ入力NAND回路（ｋ≧２）へも拡張
できる。第６図は２入力NOR回路である。第６図に於いて、３６は、コレクタが電源端子
１に、エミツタが出力端子３９に接続される第１
のNPN、３７は、コレクタが出力端子３９に、
エミツタが接地電位GNDに接続される第２の
NPN、３８は２個の入力端子、３０及び３１は、
各ゲートがそれぞれ異なる入力端子３８に、各ソ
ース及び各ドレインが、第１のNPN３６のコレ
クタとベースとの間に直列にそれぞれ接続される
PMOS、３２及び３３は、各ゲートがそれぞれ
異なる入力端子３８に、各ドレイン及び各ソース
が第２のNPN３７のコレクタとベースとの間に
並列にそれぞれ接続されるNMOS、３４は
PMOS３１のドレインとNMOS３２，３３のド
レイン、出力端子３９とを接続する抵抗、３５は
第２のNPN３７のベースとエミツタとを接続す
る抵抗である。表３は第６図の論理動作を示すものである。

〔発明の効果〕

以上述べた様に本発明によれば、バイポーラト
ランジスタの高駆動能力と電界効果トランジスタ
の低消費電力特性を兼ね備えた回路を最小段数で
構成し、高速、低消費電力の半導体集積回路装置
を得ることができる。

【図面の簡単な説明】

第１図は従来のCMOS回路図、第２図は従来
のTTL回路図、第３図は従来例であるインバー
タ回路図、第４図はインバータ回路、第５図は２
入力NAND回路、第６図は２入力NOR回路、第
７図はラツチ回路、第８図はインバータ回路、第
９図はインバータ回路、第１０図はインバータ回
路、第１１図は本発明の第１の実施例である反転
出力回路、第１２図は本発明の第２の実施例であ
る反転出力回路、第１３図は本発明の第３の実施
例である反転出力回路、第１４図，第１５図及び
第１６図は従来例のインバータ回路である。１０…PMOSトランジスタ、１１，９０，１
１０，１２３…NMOSトランジスタ、１２，１
３…抵抗、１４，１５…NPNトランジスタ、１
００…ＰチヤネルJFET、１２５，１２６…シヨ
ツトキーバリヤダイオード付NPNトランジスタ。

Claims

【特許請求の範囲】１コレクタとベースとエミツタとを有し、コレ
クタが第１の電源端子に接続され、エミツタが出
力端子に接続されている第１のバイポーラトラン
ジスタと、コレクタとベースとエミツタとを有し、コレク
タが上記出力端子に接続され、エミツタが第２の
電源端子に接続されている第２のバイポーラトラ
ンジスタと、少なくとも一つの入力端子に印加される入力信
号に応答して、上記第１の電源端子から上記第１
のバイポーラトランジスタのベースへの電流路を
形成する少なくとも一つの他方導電型電界効果ト
ランジスタと、上記入力端子に印加される上記入力信号に応答
して、上記第１の電源端子から上記第２のバイポ
ーラトランジスタのベースへの電流路を形成する
少なくとも一つの一方導電型電界効果トランジス
タと、を具備することを特徴とする半導体集積回路装
置。２特許請求の範囲第１項において、上記入力端子に印加される上記入力信号に応答
して、上記出力端子から上記第２のバイポーラト
ランジスタのベースへの電流路を形成する少なく
とも一つの他の一方導電型電界効果トランジス
タ、を具備することを特徴とする半導体集積回路
装置。３特許請求の範囲第１項において、上記第１のバイポーラトランジスタのベースに
接続され、上記第１のバイポーラトランジスタの
ベースから蓄積電荷を引き抜く第１の電荷引抜素
子と、上記第２のバイポーラトランジスタのベースに
接続され、上記第２のバイポーラトランジスタの
ベースから蓄積電荷を引き抜く第２の電荷引抜素
子と、を具備することを特徴とする半導体集積回路装
置。