JPH06224416A - Ｍｏｓ電界効果型トランジスタ及びその製造方法、並びにそのｍｏｓ電界効果型トランジスタを用いた半導体装置 - Google Patents
Ｍｏｓ電界効果型トランジスタ及びその製造方法、並びにそのｍｏｓ電界効果型トランジスタを用いた半導体装置Info
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- JPH06224416A JPH06224416A JP2746293A JP2746293A JPH06224416A JP H06224416 A JPH06224416 A JP H06224416A JP 2746293 A JP2746293 A JP 2746293A JP 2746293 A JP2746293 A JP 2746293A JP H06224416 A JPH06224416 A JP H06224416A
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Abstract
(57)【要約】
【目的】 半導体ウエハの反りや結晶欠陥をなくし安定
したゲート絶縁膜を有し、更に実効膜厚が薄くトランジ
スタの微細化に有利であり、高い電源電圧で駆動し得る
ゲート絶縁膜を有するＭＯＳ電界効果型トランジスタ及
びその製造方法を提供する。 【構成】 ＭＯＳ電界効果型トランジスタは、第一導電
型半導体基板１上にチャンネル領域に相当する所定距離
Ｌだけ離間して形成された一対の第二導電型拡散層２
と、この一対の第二導電型拡散層２の間に形成されてい
る前記チャンネル領域上に、下層シリコン酸化膜３，シ
リコン窒化膜４及び上層シリコン酸化膜５を順次形成し
た積層構造で構成されるゲート絶縁膜８と、ゲート絶縁
膜８上に形成されたゲート電極６とを有する。
したゲート絶縁膜を有し、更に実効膜厚が薄くトランジ
スタの微細化に有利であり、高い電源電圧で駆動し得る
ゲート絶縁膜を有するＭＯＳ電界効果型トランジスタ及
びその製造方法を提供する。 【構成】 ＭＯＳ電界効果型トランジスタは、第一導電
型半導体基板１上にチャンネル領域に相当する所定距離
Ｌだけ離間して形成された一対の第二導電型拡散層２
と、この一対の第二導電型拡散層２の間に形成されてい
る前記チャンネル領域上に、下層シリコン酸化膜３，シ
リコン窒化膜４及び上層シリコン酸化膜５を順次形成し
た積層構造で構成されるゲート絶縁膜８と、ゲート絶縁
膜８上に形成されたゲート電極６とを有する。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳ電界効果型トラ
ンジスタの製造方法とその構造に関し、特にそのゲート
絶縁膜の製造方法とその構造に関する。
ンジスタの製造方法とその構造に関し、特にそのゲート
絶縁膜の製造方法とその構造に関する。
【０００２】
【従来の技術】従来のＭＯＳ電界効果型トランジスタの
ゲート絶縁膜は、IEEE TRANSACTIONSON ELECTRON DEVIC
ES. VOL.39, NO.1, JANUARY, 1992に記載のように、下
層シリコン酸化膜表面を急速熱窒化することにより、こ
の下層シリコン酸化膜上にシリコン窒化膜を形成し、こ
のシリコン窒化膜表面を酸化することにより、このシリ
コン窒化膜上に上層シリコン酸化膜を形成したものであ
った。
ゲート絶縁膜は、IEEE TRANSACTIONSON ELECTRON DEVIC
ES. VOL.39, NO.1, JANUARY, 1992に記載のように、下
層シリコン酸化膜表面を急速熱窒化することにより、こ
の下層シリコン酸化膜上にシリコン窒化膜を形成し、こ
のシリコン窒化膜表面を酸化することにより、このシリ
コン窒化膜上に上層シリコン酸化膜を形成したものであ
った。
【０００３】
【発明が解決しようとする課題】上記従来のものにおい
ては、ＲＴＰ処理（急速高温熱処理）によりゲート絶縁
膜のシリコン窒化膜を形成していたため、半導体ウエハ
に反りや結晶欠陥が起こる危険性があり、またＲＴＰ処
理中の雰囲気が所望の純度になりにくく、チャンバー内
のガスが不均一になり易いためゲート絶縁膜厚が不均一
になり易く、安定したゲート絶縁膜の製造方法が得られ
難いという問題があった。
ては、ＲＴＰ処理（急速高温熱処理）によりゲート絶縁
膜のシリコン窒化膜を形成していたため、半導体ウエハ
に反りや結晶欠陥が起こる危険性があり、またＲＴＰ処
理中の雰囲気が所望の純度になりにくく、チャンバー内
のガスが不均一になり易いためゲート絶縁膜厚が不均一
になり易く、安定したゲート絶縁膜の製造方法が得られ
難いという問題があった。
【０００４】また更に、従来のゲート絶縁膜は、酸化膜
厚換算で８３〜８４Åの実効膜厚と比較的厚めであった
ため更なるトランジスタの微細化には不利であり、また
高い電源電圧で駆動することが困難であった。
厚換算で８３〜８４Åの実効膜厚と比較的厚めであった
ため更なるトランジスタの微細化には不利であり、また
高い電源電圧で駆動することが困難であった。
【０００５】そこで本発明は、半導体ウエハに反りや結
晶欠陥の起こる危険性が少なく安定したゲート絶縁膜を
有するＭＯＳ電界効果型トランジスタ及びその製造方法
を提供することを目的とする。また実効膜厚が薄くトラ
ンジスタの微細化に有利であり高い電源電圧で駆動する
ことが可能なゲート絶縁膜を有するＭＯＳ電界効果型ト
ランジスタ及びその製造方法提供することを第二の目的
とする。
晶欠陥の起こる危険性が少なく安定したゲート絶縁膜を
有するＭＯＳ電界効果型トランジスタ及びその製造方法
を提供することを目的とする。また実効膜厚が薄くトラ
ンジスタの微細化に有利であり高い電源電圧で駆動する
ことが可能なゲート絶縁膜を有するＭＯＳ電界効果型ト
ランジスタ及びその製造方法提供することを第二の目的
とする。
【０００６】
【課題を解決するための手段】本発明に係るＭＯＳ電界
効果型トランジスタは、第一導電型半導体基板上にチャ
ンネル領域に相当する所定距離だけ離間して形成された
一対の第二導電型拡散層と、この一対の第二導電型拡散
層の間に形成されている前記チャンネル領域上に、下層
シリコン酸化膜，化学的気相成長法により形成されたシ
リコン窒化膜及び上層シリコン酸化膜を順次形成した積
層構造で構成されるゲート絶縁膜と、このゲート絶縁膜
上に形成されたゲート電極とを備えている。その場合、
前記シリコン窒化膜の膜厚は４nm以上であることが好ま
しい。
効果型トランジスタは、第一導電型半導体基板上にチャ
ンネル領域に相当する所定距離だけ離間して形成された
一対の第二導電型拡散層と、この一対の第二導電型拡散
層の間に形成されている前記チャンネル領域上に、下層
シリコン酸化膜，化学的気相成長法により形成されたシ
リコン窒化膜及び上層シリコン酸化膜を順次形成した積
層構造で構成されるゲート絶縁膜と、このゲート絶縁膜
上に形成されたゲート電極とを備えている。その場合、
前記シリコン窒化膜の膜厚は４nm以上であることが好ま
しい。
【０００７】或は、本発明に係るＭＯＳ電界効果型トラ
ンジスタは、第一導電型半導体基板上にチャンネル領域
に相当する所定距離だけ離間して形成された一対の第二
導電型拡散層と、この一対の第二導電型拡散層の間に形
成されている前記チャンネル領域上に、下層シリコン酸
化膜，膜厚が４nm以上であるシリコン窒化膜及び上層シ
リコン酸化膜を順次形成した積層構造で構成されるゲー
ト絶縁膜と、このゲート絶縁膜上に形成されたゲート電
極とを備えている。その場合、前記シリコン窒化膜は化
学的気相成長法により形成されることが好ましい。また
前記上層シリコン酸化膜は、熱酸化法によるか或は化学
的気相成長法により形成されることが好ましく、その膜
厚は３nm以上であることが好ましい。更に前記下層シリ
コン酸化膜は、熱酸化法によるか或は化学的気相成長法
により形成されるか、或は自然酸化膜であることが好ま
しい。更に前記下層シリコン酸化膜の膜厚は３nm以上で
あることが好ましい。
ンジスタは、第一導電型半導体基板上にチャンネル領域
に相当する所定距離だけ離間して形成された一対の第二
導電型拡散層と、この一対の第二導電型拡散層の間に形
成されている前記チャンネル領域上に、下層シリコン酸
化膜，膜厚が４nm以上であるシリコン窒化膜及び上層シ
リコン酸化膜を順次形成した積層構造で構成されるゲー
ト絶縁膜と、このゲート絶縁膜上に形成されたゲート電
極とを備えている。その場合、前記シリコン窒化膜は化
学的気相成長法により形成されることが好ましい。また
前記上層シリコン酸化膜は、熱酸化法によるか或は化学
的気相成長法により形成されることが好ましく、その膜
厚は３nm以上であることが好ましい。更に前記下層シリ
コン酸化膜は、熱酸化法によるか或は化学的気相成長法
により形成されるか、或は自然酸化膜であることが好ま
しい。更に前記下層シリコン酸化膜の膜厚は３nm以上で
あることが好ましい。
【０００８】また本発明に係る複数のＭＯＳ電界効果型
トランジスタで構成される半導体装置は、前記全てのＭ
ＯＳ電界効果型トランジスタがＮチャンネルで構成され
る場合、ゲート絶縁膜がシリコン窒化膜上にシリコン酸
化膜を形成した二層の積層構造で構成される。その場
合、前記シリコン窒化膜の膜厚は４nm以上であることが
好ましい。更に前記シリコン窒化膜は化学的気相成長法
により形成されることが好ましい。更に前記上層シリコ
ン酸化膜は、熱酸化法によるか、或は化学的気相成長法
により形成されることが好ましく、その膜厚は３nm以上
であることが好ましい。
トランジスタで構成される半導体装置は、前記全てのＭ
ＯＳ電界効果型トランジスタがＮチャンネルで構成され
る場合、ゲート絶縁膜がシリコン窒化膜上にシリコン酸
化膜を形成した二層の積層構造で構成される。その場
合、前記シリコン窒化膜の膜厚は４nm以上であることが
好ましい。更に前記シリコン窒化膜は化学的気相成長法
により形成されることが好ましい。更に前記上層シリコ
ン酸化膜は、熱酸化法によるか、或は化学的気相成長法
により形成されることが好ましく、その膜厚は３nm以上
であることが好ましい。
【０００９】或は本発明に係る複数のＭＯＳ電界効果型
トランジスタで構成される半導体装置は、前記全てのＭ
ＯＳ電界効果型トランジスタがＰチャンネルで構成され
る場合、ゲート絶縁膜がシリコン酸化膜上にシリコン窒
化膜を形成した二層の積層構造で構成される。その場
合、前記シリコン窒化膜の膜厚は４nm以上であることが
好ましい。更に前記シリコン窒化膜は化学的気相成長法
により形成されることが好ましい。更に前記下層シリコ
ン酸化膜は、熱酸化法によるか、或は化学的気相成長法
により形成されるか、又は自然酸化膜であることが好ま
しい。更に前記下層シリコン酸化膜の膜厚は３nm以上で
あることが好ましい。
トランジスタで構成される半導体装置は、前記全てのＭ
ＯＳ電界効果型トランジスタがＰチャンネルで構成され
る場合、ゲート絶縁膜がシリコン酸化膜上にシリコン窒
化膜を形成した二層の積層構造で構成される。その場
合、前記シリコン窒化膜の膜厚は４nm以上であることが
好ましい。更に前記シリコン窒化膜は化学的気相成長法
により形成されることが好ましい。更に前記下層シリコ
ン酸化膜は、熱酸化法によるか、或は化学的気相成長法
により形成されるか、又は自然酸化膜であることが好ま
しい。更に前記下層シリコン酸化膜の膜厚は３nm以上で
あることが好ましい。
【００１０】また本発明に係るＭＯＳ電界効果型トラン
ジスタの製造方法は、第一導電型半導体基板上にトラン
ジスタ活性領域を形成する第一の工程と、この第一の工
程の後、前記トランジスタ活性領域上に下層シリコン酸
化膜を形成する第二の工程と、この第二の工程の後、前
記下層シリコン酸化膜上に化学的気相成長法によりシリ
コン窒化膜を堆積する第三の工程と、この第三の工程の
後、前記シリコン窒化膜上に上層シリコン酸化膜を形成
する第四の工程と、この第四の工程の後、前記上層シリ
コン酸化膜上にゲート電極を形成する第五の工程と、こ
の第五の工程の後、前記ゲート電極をマスクとして自己
整合的に一対の第二導電型拡散層を下層シリコン酸化膜
と密接するかたちで第一導電型半導体基板上部に形成す
る第六の工程とを備えている。
ジスタの製造方法は、第一導電型半導体基板上にトラン
ジスタ活性領域を形成する第一の工程と、この第一の工
程の後、前記トランジスタ活性領域上に下層シリコン酸
化膜を形成する第二の工程と、この第二の工程の後、前
記下層シリコン酸化膜上に化学的気相成長法によりシリ
コン窒化膜を堆積する第三の工程と、この第三の工程の
後、前記シリコン窒化膜上に上層シリコン酸化膜を形成
する第四の工程と、この第四の工程の後、前記上層シリ
コン酸化膜上にゲート電極を形成する第五の工程と、こ
の第五の工程の後、前記ゲート電極をマスクとして自己
整合的に一対の第二導電型拡散層を下層シリコン酸化膜
と密接するかたちで第一導電型半導体基板上部に形成す
る第六の工程とを備えている。
【００１１】或は本発明に係るＭＯＳ電界効果型トラン
ジスタの製造方法において、特にＮチャンネルで構成さ
れるＭＯＳ電界効果型トランジスタの製造方法は、Ｐ型
半導体基板上にトランジスタ活性領域を形成する第一の
工程と、この第一の工程の後、前記トランジスタ活性領
域上に化学的気相成長法によりシリコン窒化膜を堆積す
る第二の工程と、この第二の工程の後、前記シリコン窒
化膜上に上層シリコン酸化膜を形成する第三の工程と、
この第三の工程の後、前記上層シリコン酸化膜上にゲー
ト電極を形成する第四の工程と、この第四の工程の後、
前記ゲート電極をマスクとして自己整合的に一対のＮ型
拡散層を下層シリコン酸化膜と密接するかたちで前記Ｐ
型半導体基板上部に形成する第五の工程とを備えてい
る。
ジスタの製造方法において、特にＮチャンネルで構成さ
れるＭＯＳ電界効果型トランジスタの製造方法は、Ｐ型
半導体基板上にトランジスタ活性領域を形成する第一の
工程と、この第一の工程の後、前記トランジスタ活性領
域上に化学的気相成長法によりシリコン窒化膜を堆積す
る第二の工程と、この第二の工程の後、前記シリコン窒
化膜上に上層シリコン酸化膜を形成する第三の工程と、
この第三の工程の後、前記上層シリコン酸化膜上にゲー
ト電極を形成する第四の工程と、この第四の工程の後、
前記ゲート電極をマスクとして自己整合的に一対のＮ型
拡散層を下層シリコン酸化膜と密接するかたちで前記Ｐ
型半導体基板上部に形成する第五の工程とを備えてい
る。
【００１２】或は本発明に係るＭＯＳ電界効果型トラン
ジスタの製造方法において、特にＰチャンネルで構成さ
れるＭＯＳ電界効果型トランジスタの製造方法は、Ｎ型
半導体基板上にトランジスタ活性領域を形成する第一の
工程と、この第一の工程の後、前記トランジスタ活性領
域上に下層シリコン酸化膜を形成する第二の工程と、こ
の第二の工程の後、前記下層シリコン酸化膜上に化学的
気相成長法によりシリコン窒化膜を堆積する第三の工程
と、この第三の工程の後、前記シリコン窒化膜上にゲー
ト電極を形成する第四の工程と、この第四の工程の後、
前記ゲート電極をマスクとして自己整合的に一対のＰ型
拡散層を下層シリコン酸化膜と密接するかたちで前記Ｎ
型半導体基板上部に形成する第五の工程とを備えてい
る。その場合、前記シリコン窒化膜は膜厚が４nm以上に
なるように形成されることが好ましい。
ジスタの製造方法において、特にＰチャンネルで構成さ
れるＭＯＳ電界効果型トランジスタの製造方法は、Ｎ型
半導体基板上にトランジスタ活性領域を形成する第一の
工程と、この第一の工程の後、前記トランジスタ活性領
域上に下層シリコン酸化膜を形成する第二の工程と、こ
の第二の工程の後、前記下層シリコン酸化膜上に化学的
気相成長法によりシリコン窒化膜を堆積する第三の工程
と、この第三の工程の後、前記シリコン窒化膜上にゲー
ト電極を形成する第四の工程と、この第四の工程の後、
前記ゲート電極をマスクとして自己整合的に一対のＰ型
拡散層を下層シリコン酸化膜と密接するかたちで前記Ｎ
型半導体基板上部に形成する第五の工程とを備えてい
る。その場合、前記シリコン窒化膜は膜厚が４nm以上に
なるように形成されることが好ましい。
【００１３】或は本発明に係るＭＯＳ電界効果型トラン
ジスタの製造方法は、第一導電型半導体基板上にトラン
ジスタ活性領域を形成する第一の工程と、この第一の工
程の後、前記トランジスタ活性領域上に下層シリコン酸
化膜を形成する第二の工程と、この第二の工程の後、前
記下層シリコン酸化膜上にシリコン窒化膜を膜厚が４nm
以上になるよう堆積する第三の工程と、この第三の工程
の後、前記シリコン窒化膜上に上層シリコン酸化膜を形
成する第四の工程と、この第四の工程の後、前記上層シ
リコン酸化膜上にゲート電極を形成する第五の工程と、
この第五の工程の後、前記ゲート電極をマスクとして自
己整合的に一対の第二導電型拡散層を下層シリコン酸化
膜と密接するかたちで第一導電型半導体基板上部に形成
する第六の工程とを備えている。
ジスタの製造方法は、第一導電型半導体基板上にトラン
ジスタ活性領域を形成する第一の工程と、この第一の工
程の後、前記トランジスタ活性領域上に下層シリコン酸
化膜を形成する第二の工程と、この第二の工程の後、前
記下層シリコン酸化膜上にシリコン窒化膜を膜厚が４nm
以上になるよう堆積する第三の工程と、この第三の工程
の後、前記シリコン窒化膜上に上層シリコン酸化膜を形
成する第四の工程と、この第四の工程の後、前記上層シ
リコン酸化膜上にゲート電極を形成する第五の工程と、
この第五の工程の後、前記ゲート電極をマスクとして自
己整合的に一対の第二導電型拡散層を下層シリコン酸化
膜と密接するかたちで第一導電型半導体基板上部に形成
する第六の工程とを備えている。
【００１４】或は本発明に係るＭＯＳ電界効果型トラン
ジスタの製造方法において、特にＮチャンネルで構成さ
れるＭＯＳ電界効果型トランジスタの製造方法は、Ｐ型
半導体基板上にトランジスタ活性領域を形成する第一の
工程と、この第一の工程の後、前記トランジスタ活性領
域上にシリコン窒化膜を膜厚が４nm以上になるように堆
積する第二の工程と、この第二の工程の後、前記シリコ
ン窒化膜上に上層シリコン酸化膜を形成する第三の工程
と、この第三の工程の後、前記上層シリコン酸化膜上に
ゲート電極を形成する第四の工程と、この第四の工程の
後、前記ゲート電極をマスクとして自己整合的に一対の
Ｎ型拡散層を下層シリコン酸化膜と密接するかたちでＰ
型半導体基板上部に形成する第五の工程とを備えてい
る。
ジスタの製造方法において、特にＮチャンネルで構成さ
れるＭＯＳ電界効果型トランジスタの製造方法は、Ｐ型
半導体基板上にトランジスタ活性領域を形成する第一の
工程と、この第一の工程の後、前記トランジスタ活性領
域上にシリコン窒化膜を膜厚が４nm以上になるように堆
積する第二の工程と、この第二の工程の後、前記シリコ
ン窒化膜上に上層シリコン酸化膜を形成する第三の工程
と、この第三の工程の後、前記上層シリコン酸化膜上に
ゲート電極を形成する第四の工程と、この第四の工程の
後、前記ゲート電極をマスクとして自己整合的に一対の
Ｎ型拡散層を下層シリコン酸化膜と密接するかたちでＰ
型半導体基板上部に形成する第五の工程とを備えてい
る。
【００１５】或は本発明に係るＭＯＳ電界効果型トラン
ジスタの製造方法において、特にＰチャンネルで構成さ
れるＭＯＳ電界効果型トランジスタの製造方法は、Ｎ型
半導体基板上にトランジスタ活性領域を形成する第一の
工程と、この第一の工程の後、前記トランジスタ活性領
域上に下層シリコン酸化膜を形成する第二の工程と、こ
の第二の工程の後、前記下層シリコン酸化膜上にシリコ
ン窒化膜を膜厚が４nm以上になるように堆積する第三の
工程と、この第三の工程の後、前記シリコン窒化膜上に
ゲート電極を形成する第四の工程と、この第四の工程の
後、前記ゲート電極をマスクとして自己整合的に一対の
Ｐ型拡散層を下層シリコン酸化膜と密接するかたちで第
一導電型半導体基板上部に形成する第五の工程とを備え
ている。その場合、前記シリコン窒化膜は化学的気相成
長法により形成されることが好ましい。
ジスタの製造方法において、特にＰチャンネルで構成さ
れるＭＯＳ電界効果型トランジスタの製造方法は、Ｎ型
半導体基板上にトランジスタ活性領域を形成する第一の
工程と、この第一の工程の後、前記トランジスタ活性領
域上に下層シリコン酸化膜を形成する第二の工程と、こ
の第二の工程の後、前記下層シリコン酸化膜上にシリコ
ン窒化膜を膜厚が４nm以上になるように堆積する第三の
工程と、この第三の工程の後、前記シリコン窒化膜上に
ゲート電極を形成する第四の工程と、この第四の工程の
後、前記ゲート電極をマスクとして自己整合的に一対の
Ｐ型拡散層を下層シリコン酸化膜と密接するかたちで第
一導電型半導体基板上部に形成する第五の工程とを備え
ている。その場合、前記シリコン窒化膜は化学的気相成
長法により形成されることが好ましい。
【００１６】更に前記上層シリコン酸化膜を形成する工
程は、熱酸化法によるか、或は化学的気相成長法により
形成する工程であることが好ましい。更に前記上層シリ
コン酸化膜を形成する工程は、その膜厚が３nm以上にな
るように形成する工程であることが好ましい。更に前記
下層シリコン酸化膜を形成する工程は、熱酸化法による
か、或は化学的気相成長法により形成する工程である
か、或は前記Ｐ型またはＮ型半導体基板上に自然酸化膜
を形成し、これを下層シリコン酸化膜とする工程である
ことが好ましい。更に前記下層シリコン酸化膜を形成す
る工程は、その膜厚が３nm以上になるように形成する工
程であることが好ましい。
程は、熱酸化法によるか、或は化学的気相成長法により
形成する工程であることが好ましい。更に前記上層シリ
コン酸化膜を形成する工程は、その膜厚が３nm以上にな
るように形成する工程であることが好ましい。更に前記
下層シリコン酸化膜を形成する工程は、熱酸化法による
か、或は化学的気相成長法により形成する工程である
か、或は前記Ｐ型またはＮ型半導体基板上に自然酸化膜
を形成し、これを下層シリコン酸化膜とする工程である
ことが好ましい。更に前記下層シリコン酸化膜を形成す
る工程は、その膜厚が３nm以上になるように形成する工
程であることが好ましい。
【００１７】
【作用】本発明においては、前記下層シリコン酸化膜上
に化学的気相成長法によりシリコン窒化膜を堆積し、こ
のシリコン窒化膜上に上層シリコン酸化膜を形成するこ
とによりＭＯＳ電界効果型トランジスタのゲート絶縁膜
を形成する。
に化学的気相成長法によりシリコン窒化膜を堆積し、こ
のシリコン窒化膜上に上層シリコン酸化膜を形成するこ
とによりＭＯＳ電界効果型トランジスタのゲート絶縁膜
を形成する。
【００１８】或は本発明において、前記下層シリコン酸
化膜上に、シリコン窒化膜を膜厚が４nm以上になるよう
に堆積し、このシリコン窒化膜上に上層シリコン酸化膜
を形成することによりＭＯＳ電界効果型トランジスタの
ゲート絶縁膜を形成する。
化膜上に、シリコン窒化膜を膜厚が４nm以上になるよう
に堆積し、このシリコン窒化膜上に上層シリコン酸化膜
を形成することによりＭＯＳ電界効果型トランジスタの
ゲート絶縁膜を形成する。
【００１９】すなわち本発明のＭＯＳ電界効果型トラン
ジスタは、第一導電型半導体基板上にトランジスタ活性
領域を形成する。そして、このトランジスタ活性領域上
に下層シリコン酸化膜を形成する。ここで、この下層シ
リコン酸化膜の膜厚は３nm以上である。また、この下層
シリコン酸化膜の形成法方は熱酸化法であるが、化学的
気相成長法を用いることも可能であり、またこの下層シ
リコン酸化膜は自然酸化膜であってもよい。そして前記
下層シリコン酸化膜上に、シリコン窒化膜を形成する。
そして、このシリコン窒化膜上に上層シリコン酸化膜を
形成する。ここで、この上層シリコン酸化膜の膜厚は３
nm以上である。また、この上層シリコン酸化膜の形成法
方は熱酸化法であるが、化学的気相成長法を用いること
も可能である。更に前記シリコン窒化膜の膜厚は４nm以
上であることが好ましい。
ジスタは、第一導電型半導体基板上にトランジスタ活性
領域を形成する。そして、このトランジスタ活性領域上
に下層シリコン酸化膜を形成する。ここで、この下層シ
リコン酸化膜の膜厚は３nm以上である。また、この下層
シリコン酸化膜の形成法方は熱酸化法であるが、化学的
気相成長法を用いることも可能であり、またこの下層シ
リコン酸化膜は自然酸化膜であってもよい。そして前記
下層シリコン酸化膜上に、シリコン窒化膜を形成する。
そして、このシリコン窒化膜上に上層シリコン酸化膜を
形成する。ここで、この上層シリコン酸化膜の膜厚は３
nm以上である。また、この上層シリコン酸化膜の形成法
方は熱酸化法であるが、化学的気相成長法を用いること
も可能である。更に前記シリコン窒化膜の膜厚は４nm以
上であることが好ましい。
【００２０】また本発明に係る複数のＭＯＳ電界効果型
トランジスタで構成される半導体装置において、前記全
てのＭＯＳ電界効果型トランジスタがＮチャンネルで構
成される場合、シリコン窒化膜上にシリコン酸化膜を形
成することによりそのゲート絶縁膜を二層積層構造に構
成する。ここで、このシリコン酸化膜の膜厚は３nm以上
である。また、このシリコン酸化膜の形成法方は熱酸化
法であるが、化学的気相成長法を用いることも可能であ
る。更に前記シリコン窒化膜の膜厚は４nm以上であるこ
とが好ましい。更に前記シリコン窒化膜は化学的気相成
長法により形成されることが好ましい。
トランジスタで構成される半導体装置において、前記全
てのＭＯＳ電界効果型トランジスタがＮチャンネルで構
成される場合、シリコン窒化膜上にシリコン酸化膜を形
成することによりそのゲート絶縁膜を二層積層構造に構
成する。ここで、このシリコン酸化膜の膜厚は３nm以上
である。また、このシリコン酸化膜の形成法方は熱酸化
法であるが、化学的気相成長法を用いることも可能であ
る。更に前記シリコン窒化膜の膜厚は４nm以上であるこ
とが好ましい。更に前記シリコン窒化膜は化学的気相成
長法により形成されることが好ましい。
【００２１】また本発明に係る複数のＭＯＳ電界効果型
トランジスタで構成される半導体装置において、前記全
てのＭＯＳ電界効果型トランジスタがＰチャンネルで構
成される場合、シリコン酸化膜上にシリコン窒化膜を形
成することによりそのゲート絶縁膜を二層積層構造に構
成する。ここで、このシリコン酸化膜の膜厚は３nm以上
である。また、このシリコン酸化膜の形成法方は熱酸化
法であるが、化学的気相成長法を用いることも可能であ
り、またこのシリコン酸化膜は自然酸化膜であってもよ
い。更に前記シリコン窒化膜の膜厚は４nm以上であるこ
とが好ましい。更に前記シリコン窒化膜は化学的気相成
長法により形成されることが好ましい。
トランジスタで構成される半導体装置において、前記全
てのＭＯＳ電界効果型トランジスタがＰチャンネルで構
成される場合、シリコン酸化膜上にシリコン窒化膜を形
成することによりそのゲート絶縁膜を二層積層構造に構
成する。ここで、このシリコン酸化膜の膜厚は３nm以上
である。また、このシリコン酸化膜の形成法方は熱酸化
法であるが、化学的気相成長法を用いることも可能であ
り、またこのシリコン酸化膜は自然酸化膜であってもよ
い。更に前記シリコン窒化膜の膜厚は４nm以上であるこ
とが好ましい。更に前記シリコン窒化膜は化学的気相成
長法により形成されることが好ましい。
【００２２】また本発明のＭＯＳ電界効果型トランジス
タの製造方法は、第一の工程において、第一導電型半導
体基板上にトランジスタ活性領域を形成し、この第一の
工程の後第二の工程において、前記トランジスタ活性領
域上に下層シリコン酸化膜を形成し、この第二の工程の
後第三の工程において、前記下層シリコン酸化膜上に化
学的気相成長法によりシリコン窒化膜を堆積し、この第
三の工程の後第四の工程において、前記シリコン窒化膜
上に上層シリコン酸化膜を形成し、この第四の工程の後
第五の工程において、前記上層シリコン酸化膜上にゲー
ト電極を形成し、この第五の工程の後第六の工程におい
て、前記ゲート電極をマスクとして自己整合的に一対の
第二導電型拡散層を下層シリコン酸化膜と密接するかた
ちで第一導電型半導体基板上部に形成する。その場合、
前記シリコン窒化膜の膜厚は４nm以上になるように形成
する。
タの製造方法は、第一の工程において、第一導電型半導
体基板上にトランジスタ活性領域を形成し、この第一の
工程の後第二の工程において、前記トランジスタ活性領
域上に下層シリコン酸化膜を形成し、この第二の工程の
後第三の工程において、前記下層シリコン酸化膜上に化
学的気相成長法によりシリコン窒化膜を堆積し、この第
三の工程の後第四の工程において、前記シリコン窒化膜
上に上層シリコン酸化膜を形成し、この第四の工程の後
第五の工程において、前記上層シリコン酸化膜上にゲー
ト電極を形成し、この第五の工程の後第六の工程におい
て、前記ゲート電極をマスクとして自己整合的に一対の
第二導電型拡散層を下層シリコン酸化膜と密接するかた
ちで第一導電型半導体基板上部に形成する。その場合、
前記シリコン窒化膜の膜厚は４nm以上になるように形成
する。
【００２３】或は本発明のＭＯＳ電界効果型トランジス
タの製造方法は、第一の工程において、第一導電型半導
体基板上にトランジスタ活性領域を形成し、この第一の
工程の後第二の工程において、前記トランジスタ活性領
域上に下層シリコン酸化膜を形成し、この第二の工程の
後第三の工程において、前記下層シリコン酸化膜上にシ
リコン窒化膜を膜厚が４nm以上になるように堆積し、こ
の第三の工程の後第四の工程において、前記シリコン窒
化膜上に上層シリコン酸化膜を形成し、この第四の工程
の後第五の工程において、前記上層シリコン酸化膜上に
ゲート電極を形成し、この第五の工程の後第六の工程に
おいて、前記ゲート電極をマスクとして自己整合的に一
対の第二導電型拡散層を下層シリコン酸化膜と密接する
かたちで第一導電型半導体基板上部に形成する。その場
合、前記シリコン窒化膜は化学的気相成長法により形成
する。
タの製造方法は、第一の工程において、第一導電型半導
体基板上にトランジスタ活性領域を形成し、この第一の
工程の後第二の工程において、前記トランジスタ活性領
域上に下層シリコン酸化膜を形成し、この第二の工程の
後第三の工程において、前記下層シリコン酸化膜上にシ
リコン窒化膜を膜厚が４nm以上になるように堆積し、こ
の第三の工程の後第四の工程において、前記シリコン窒
化膜上に上層シリコン酸化膜を形成し、この第四の工程
の後第五の工程において、前記上層シリコン酸化膜上に
ゲート電極を形成し、この第五の工程の後第六の工程に
おいて、前記ゲート電極をマスクとして自己整合的に一
対の第二導電型拡散層を下層シリコン酸化膜と密接する
かたちで第一導電型半導体基板上部に形成する。その場
合、前記シリコン窒化膜は化学的気相成長法により形成
する。
【００２４】更に本発明のＭＯＳ電界効果型トランジス
タの製造方法において、前記第四の工程は、前記上層シ
リコン酸化膜を熱酸化法により形成する工程であるか、
或は化学的気相成長法により形成する工程である。
タの製造方法において、前記第四の工程は、前記上層シ
リコン酸化膜を熱酸化法により形成する工程であるか、
或は化学的気相成長法により形成する工程である。
【００２５】更に本発明のＭＯＳ電界効果型トランジス
タの製造方法において、前記第四の工程は、前記上層シ
リコン酸化膜の膜厚が３nm以上になるように前記上層シ
リコン酸化膜を形成する工程である。
タの製造方法において、前記第四の工程は、前記上層シ
リコン酸化膜の膜厚が３nm以上になるように前記上層シ
リコン酸化膜を形成する工程である。
【００２６】更に本発明のＭＯＳ電界効果型トランジス
タの製造方法において、前記第二の工程は、前記下層シ
リコン酸化膜を熱酸化法によるか、或は化学的気相成長
法により形成する工程であるが、自然酸化膜を形成し、
これを下層シリコン酸化膜とする工程であってもよい。
タの製造方法において、前記第二の工程は、前記下層シ
リコン酸化膜を熱酸化法によるか、或は化学的気相成長
法により形成する工程であるが、自然酸化膜を形成し、
これを下層シリコン酸化膜とする工程であってもよい。
【００２７】更に本発明のＭＯＳ電界効果型トランジス
タの製造方法において、前記第二の工程は、前記下層シ
リコン酸化膜の膜厚が３nm以上になるように前記下層シ
リコン酸化膜を形成する工程である。
タの製造方法において、前記第二の工程は、前記下層シ
リコン酸化膜の膜厚が３nm以上になるように前記下層シ
リコン酸化膜を形成する工程である。
【００２８】或は本発明のＭＯＳ電界効果型トランジス
タがＮチャンネルで構成される場合、その製造方法は、
第一の工程においてＰ型半導体基板上にトランジスタ活
性領域を形成し、この第一の工程の後第二の工程におい
て前記トランジスタ活性領域上にシリコン窒化膜を堆積
し、この第二の工程の後第三の工程において前記シリコ
ン窒化膜上にシリコン酸化膜を形成し、この第三の工程
の後第四の工程において前記シリコン酸化膜上にゲート
電極を形成し、この第四の工程の後第五の工程において
前記ゲート電極をマスクとして自己整合的に一対のＮ型
拡散層を下層シリコン酸化膜と密接するかたちで前記Ｐ
型半導体基板上部に形成する。その場合、前記第二の工
程は、前記シリコン窒化膜を化学的気相成長法により形
成する工程である。更に前記第二の工程は前記シリコン
窒化膜の膜厚が４nm以上になるように形成する工程であ
る。更に、前記第三の工程は、前記シリコン酸化膜を熱
酸化法により形成する工程であるか、或は化学的気相成
長法により形成する工程である。更に、前記第三の工程
は、前記シリコン酸化膜の膜厚が３nm以上になるように
形成する工程である。
タがＮチャンネルで構成される場合、その製造方法は、
第一の工程においてＰ型半導体基板上にトランジスタ活
性領域を形成し、この第一の工程の後第二の工程におい
て前記トランジスタ活性領域上にシリコン窒化膜を堆積
し、この第二の工程の後第三の工程において前記シリコ
ン窒化膜上にシリコン酸化膜を形成し、この第三の工程
の後第四の工程において前記シリコン酸化膜上にゲート
電極を形成し、この第四の工程の後第五の工程において
前記ゲート電極をマスクとして自己整合的に一対のＮ型
拡散層を下層シリコン酸化膜と密接するかたちで前記Ｐ
型半導体基板上部に形成する。その場合、前記第二の工
程は、前記シリコン窒化膜を化学的気相成長法により形
成する工程である。更に前記第二の工程は前記シリコン
窒化膜の膜厚が４nm以上になるように形成する工程であ
る。更に、前記第三の工程は、前記シリコン酸化膜を熱
酸化法により形成する工程であるか、或は化学的気相成
長法により形成する工程である。更に、前記第三の工程
は、前記シリコン酸化膜の膜厚が３nm以上になるように
形成する工程である。
【００２９】或は本発明のＭＯＳ電界効果型トランジス
タがＰチャンネルで構成される場合、その製造方法は、
第一の工程においてＮ型半導体基板上にトランジスタ活
性領域を形成し、この第一の工程の後第二の工程におい
て前記トランジスタ活性領域上に下層シリコン酸化膜を
形成し、この第二の工程の後第三の工程において前記下
層シリコン酸化膜上にシリコン窒化膜を堆積し、この第
三の工程の後第四の工程において前記シリコン窒化膜上
にゲート電極を形成し、この第四の工程の後第五の工程
において前記ゲート電極をマスクとして自己整合的に一
対のＰ型拡散層を下層シリコン酸化膜と密接するかたち
で前記Ｎ型半導体基板上部に形成する。その場合、前記
第三の工程は、前記シリコン窒化膜を化学的気相成長法
により形成する工程である。
タがＰチャンネルで構成される場合、その製造方法は、
第一の工程においてＮ型半導体基板上にトランジスタ活
性領域を形成し、この第一の工程の後第二の工程におい
て前記トランジスタ活性領域上に下層シリコン酸化膜を
形成し、この第二の工程の後第三の工程において前記下
層シリコン酸化膜上にシリコン窒化膜を堆積し、この第
三の工程の後第四の工程において前記シリコン窒化膜上
にゲート電極を形成し、この第四の工程の後第五の工程
において前記ゲート電極をマスクとして自己整合的に一
対のＰ型拡散層を下層シリコン酸化膜と密接するかたち
で前記Ｎ型半導体基板上部に形成する。その場合、前記
第三の工程は、前記シリコン窒化膜を化学的気相成長法
により形成する工程である。
【００３０】更に前記第三の工程は前記シリコン窒化膜
の膜厚が４nm以上になるように形成する工程である。更
に前記第二の工程は、前記シリコン酸化膜を熱酸化法に
よるか、或は化学的気相成長法により形成する工程であ
るが、自然酸化膜を形成し、これをシリコン酸化膜とす
る工程であってもよい。更に前記第二の工程は、前記シ
リコン酸化膜の膜厚が３nm以上になるように形成する工
程である。
の膜厚が４nm以上になるように形成する工程である。更
に前記第二の工程は、前記シリコン酸化膜を熱酸化法に
よるか、或は化学的気相成長法により形成する工程であ
るが、自然酸化膜を形成し、これをシリコン酸化膜とす
る工程であってもよい。更に前記第二の工程は、前記シ
リコン酸化膜の膜厚が３nm以上になるように形成する工
程である。
【００３１】
【実施例】図１は、本発明に係るＭＯＳ電界効果型トラ
ンジスタの一実施例を説明するための断面図である。図
１において、本発明にかかるＭＯＳ電界効果型トランジ
スタは、大きくは一対の第二導電型拡散層２と、ゲート
絶縁膜８と、多結晶シリコンでできたゲート電極６とを
備えている。第二導電型拡散層２は、第一導電型半導体
基板１上に相互にチャンネル領域に相当する所定距離Ｌ
だけ離間して形成され、一方をソース、もう一方をドレ
インとして使用するように構成されている。ゲート絶縁
膜８は、ゲート電極６と第一導電型半導体基板１との間
に介在しており、第一導電型半導体基板１上に形成され
たトランジスタ活性領域上に形成された、膜厚が３nm以
上の下層シリコン酸化膜３と、この下層シリコン酸化膜
３上に堆積された、膜厚が４nm以上のシリコン窒化膜４
と、このシリコン窒化膜上に形成された上層シリコン酸
化膜５とから成る積層構造をとる。
ンジスタの一実施例を説明するための断面図である。図
１において、本発明にかかるＭＯＳ電界効果型トランジ
スタは、大きくは一対の第二導電型拡散層２と、ゲート
絶縁膜８と、多結晶シリコンでできたゲート電極６とを
備えている。第二導電型拡散層２は、第一導電型半導体
基板１上に相互にチャンネル領域に相当する所定距離Ｌ
だけ離間して形成され、一方をソース、もう一方をドレ
インとして使用するように構成されている。ゲート絶縁
膜８は、ゲート電極６と第一導電型半導体基板１との間
に介在しており、第一導電型半導体基板１上に形成され
たトランジスタ活性領域上に形成された、膜厚が３nm以
上の下層シリコン酸化膜３と、この下層シリコン酸化膜
３上に堆積された、膜厚が４nm以上のシリコン窒化膜４
と、このシリコン窒化膜上に形成された上層シリコン酸
化膜５とから成る積層構造をとる。
【００３２】次に、図２から図６を用いて、本発明に係
るＭＯＳ電界効果型トランジスタの製造方法を説明す
る。先ず、第一導電型半導体基板１上にトランジスタ活
性領域を選択酸化法等を用いて形成する。その後、この
トランジスタ活性領域に、例えば８００℃〜９００℃の
濃度１％，dry Ｏ2 雰囲気にて、約１０分間熱酸化法に
より下層シリコン酸化膜３を膜厚３nmになるように形成
する。そして、１０：１の割合のNHガスとSiHCl ガスと
を用いて減圧化学的気相成長法によりシリコン窒化膜４
を膜厚４nmまたはそれ以上になるように堆積する（図
２）。
るＭＯＳ電界効果型トランジスタの製造方法を説明す
る。先ず、第一導電型半導体基板１上にトランジスタ活
性領域を選択酸化法等を用いて形成する。その後、この
トランジスタ活性領域に、例えば８００℃〜９００℃の
濃度１％，dry Ｏ2 雰囲気にて、約１０分間熱酸化法に
より下層シリコン酸化膜３を膜厚３nmになるように形成
する。そして、１０：１の割合のNHガスとSiHCl ガスと
を用いて減圧化学的気相成長法によりシリコン窒化膜４
を膜厚４nmまたはそれ以上になるように堆積する（図
２）。
【００３３】そして、シリコン窒化膜４上に例えば８５
０℃でＨとＯとの割合が１：２であるスチーム雰囲気を
用いて熱酸化法により上層シリコン酸化膜５を膜厚３nm
になるように形成する（図３）。そして、上層シリコン
酸化膜５上に減圧化学的気相成長法によりゲート電極と
なる多結晶シリコン層６を堆積し（図４）、フォトリソ
グラフィ法によりフォトレジスト７をパターニングした
後、フォトレジスト７をマスクとしてゲート電極６を形
成する（図５）。そして、ゲート電極６をマスクとして
自己整合的に、例えば硼素Ｂ，リンＰ，砒素Ａｓ等の第
二導電型不純物をイオン注入法により第一導電型半導体
基板中に注入する（図６）。この結果第一導電型半導体
基板１の表面に第二導電型拡散層２が形成され図１に示
す構造のＭＯＳ電界効果型トランジスタが形成される。
０℃でＨとＯとの割合が１：２であるスチーム雰囲気を
用いて熱酸化法により上層シリコン酸化膜５を膜厚３nm
になるように形成する（図３）。そして、上層シリコン
酸化膜５上に減圧化学的気相成長法によりゲート電極と
なる多結晶シリコン層６を堆積し（図４）、フォトリソ
グラフィ法によりフォトレジスト７をパターニングした
後、フォトレジスト７をマスクとしてゲート電極６を形
成する（図５）。そして、ゲート電極６をマスクとして
自己整合的に、例えば硼素Ｂ，リンＰ，砒素Ａｓ等の第
二導電型不純物をイオン注入法により第一導電型半導体
基板中に注入する（図６）。この結果第一導電型半導体
基板１の表面に第二導電型拡散層２が形成され図１に示
す構造のＭＯＳ電界効果型トランジスタが形成される。
【００３４】なお上層シリコン酸化膜５は熱酸化法以外
の例えば化学的気相成長法によっても同様に形成するこ
とができるが、この場合、シリコン窒化膜４の膜厚を上
記実施例よりも更に薄くすることが可能である。また下
層シリコン酸化膜３は化学的気相成長法によっても同様
に形成することができ、或は下層シリコン酸化膜３は自
然酸化膜であってもよい。
の例えば化学的気相成長法によっても同様に形成するこ
とができるが、この場合、シリコン窒化膜４の膜厚を上
記実施例よりも更に薄くすることが可能である。また下
層シリコン酸化膜３は化学的気相成長法によっても同様
に形成することができ、或は下層シリコン酸化膜３は自
然酸化膜であってもよい。
【００３５】更に上層シリコン酸化膜５及び下層シリコ
ン酸化膜３は、ゲート絶縁膜８に印加される電圧の極性
がＰチャンネルＭＯＳ電界効果型トランジスタとＮチャ
ンネルＭＯＳ電界効果型トランジスタとでは、図７及び
図８のダイアグラムにそれぞれ示すように異なる為、い
ずれの極性においても、リーク電流や絶縁破壊の原因と
なるアノード側の正孔９の注入を阻止するように、それ
ぞれ３nmの膜厚を有する。なお図７において、６はＮ型
多結晶シリコン層、１１はＰ型半導体基板を示し、また
図８において、６はＰ型多結晶シリコン層、２１はＮ型
半導体基板を示している。故に、ゲート絶縁膜８が使わ
れるＭＯＳ電界効果型トランジスタがＮチャンネルまた
はＰチャンネルのいずれか片方のみで構成される場合に
は、アノード側のシリコン酸化膜を取り除くことが可能
となり、更にゲート絶縁膜厚を薄くすることができる。
ン酸化膜３は、ゲート絶縁膜８に印加される電圧の極性
がＰチャンネルＭＯＳ電界効果型トランジスタとＮチャ
ンネルＭＯＳ電界効果型トランジスタとでは、図７及び
図８のダイアグラムにそれぞれ示すように異なる為、い
ずれの極性においても、リーク電流や絶縁破壊の原因と
なるアノード側の正孔９の注入を阻止するように、それ
ぞれ３nmの膜厚を有する。なお図７において、６はＮ型
多結晶シリコン層、１１はＰ型半導体基板を示し、また
図８において、６はＰ型多結晶シリコン層、２１はＮ型
半導体基板を示している。故に、ゲート絶縁膜８が使わ
れるＭＯＳ電界効果型トランジスタがＮチャンネルまた
はＰチャンネルのいずれか片方のみで構成される場合に
は、アノード側のシリコン酸化膜を取り除くことが可能
となり、更にゲート絶縁膜厚を薄くすることができる。
【００３６】そこで、次に本発明に係る複数のＭＯＳ電
界効果型トランジスタで構成される半導体装置におい
て、前記全てのＭＯＳ電界効果型トランジスタがＮチャ
ンネルで構成される場合の説明を図９を用いて説明す
る。該半導体装置の１個のＭＯＳ電界効果型トランジス
タは、図９に示すように大きくは一対の第二導電型拡散
層２（Ｎ型拡散層１２）と、ゲート絶縁膜８と、Ｎ型多
結晶シリコンでできたゲート電極６とを備えている。第
二導電型拡散層２は、第一導電型半導体基板１（Ｐ型半
導体基板１１）上に相互にチャンネル領域に相当する所
定距離Ｌだけ離間して形成され、一方をソース、もう一
方をドレインとして使用するように構成されている。ゲ
ート絶縁膜８は、ゲート電極６と第一導電型半導体基板
１との間に介在しており、第一導電型半導体基板１上に
形成されたトランジスタ活性領域上に形成された、膜厚
が４nm以上のシリコン窒化膜４と、このシリコン窒化膜
上に形成された上層シリコン酸化膜５とから成る積層構
造をとる。
界効果型トランジスタで構成される半導体装置におい
て、前記全てのＭＯＳ電界効果型トランジスタがＮチャ
ンネルで構成される場合の説明を図９を用いて説明す
る。該半導体装置の１個のＭＯＳ電界効果型トランジス
タは、図９に示すように大きくは一対の第二導電型拡散
層２（Ｎ型拡散層１２）と、ゲート絶縁膜８と、Ｎ型多
結晶シリコンでできたゲート電極６とを備えている。第
二導電型拡散層２は、第一導電型半導体基板１（Ｐ型半
導体基板１１）上に相互にチャンネル領域に相当する所
定距離Ｌだけ離間して形成され、一方をソース、もう一
方をドレインとして使用するように構成されている。ゲ
ート絶縁膜８は、ゲート電極６と第一導電型半導体基板
１との間に介在しており、第一導電型半導体基板１上に
形成されたトランジスタ活性領域上に形成された、膜厚
が４nm以上のシリコン窒化膜４と、このシリコン窒化膜
上に形成された上層シリコン酸化膜５とから成る積層構
造をとる。
【００３７】ここで、上層シリコン酸化膜５は、ゲート
電圧を印加したとき、ゲート電極６を形成しているＮ型
多結晶シリコン中の少数キャリアである正孔がシリコン
窒化膜４へ流入するのを阻止するためのものである。こ
の場合、第一導電型半導体基板１には負電圧が印加され
るので、第一導電型半導体基板１中の正孔がシリコン窒
化膜に流入することはなく、従って半導体基板側の下層
シリコン酸化膜は必要ない。
電圧を印加したとき、ゲート電極６を形成しているＮ型
多結晶シリコン中の少数キャリアである正孔がシリコン
窒化膜４へ流入するのを阻止するためのものである。こ
の場合、第一導電型半導体基板１には負電圧が印加され
るので、第一導電型半導体基板１中の正孔がシリコン窒
化膜に流入することはなく、従って半導体基板側の下層
シリコン酸化膜は必要ない。
【００３８】次に、本発明に係る複数のＭＯＳ電界効果
型トランジスタで構成される半導体装置において、前記
全てのＭＯＳ電界効果型トランジスタがＰチャンネルで
構成される場合の説明を図１０を用いて説明する。該半
導体装置の１個のＭＯＳ電界効果型トランジスタは、図
１０に示すように大きくは一対のＰ型拡散層２２と、ゲ
ート絶縁膜８と、多結晶シリコンでできたゲート電極６
とを備えている。Ｐ型拡散層２２は、Ｎ型半導体基板２
１上に相互にチャンネル領域に相当する所定距離Ｌだけ
離間して形成され、一方をソース、もう一方をドレイン
として使用するように構成されている。ゲート絶縁膜８
は、ゲート電極６とＮ型半導体基板２１との間に介在し
ており、Ｎ型半導体基板２１上に形成されたトランジス
タ活性領域上に形成された、膜厚が３nm以上の下層シリ
コン酸化膜３と、膜厚が４nm以上のシリコン窒化膜４と
から成る積層構造をとる。
型トランジスタで構成される半導体装置において、前記
全てのＭＯＳ電界効果型トランジスタがＰチャンネルで
構成される場合の説明を図１０を用いて説明する。該半
導体装置の１個のＭＯＳ電界効果型トランジスタは、図
１０に示すように大きくは一対のＰ型拡散層２２と、ゲ
ート絶縁膜８と、多結晶シリコンでできたゲート電極６
とを備えている。Ｐ型拡散層２２は、Ｎ型半導体基板２
１上に相互にチャンネル領域に相当する所定距離Ｌだけ
離間して形成され、一方をソース、もう一方をドレイン
として使用するように構成されている。ゲート絶縁膜８
は、ゲート電極６とＮ型半導体基板２１との間に介在し
ており、Ｎ型半導体基板２１上に形成されたトランジス
タ活性領域上に形成された、膜厚が３nm以上の下層シリ
コン酸化膜３と、膜厚が４nm以上のシリコン窒化膜４と
から成る積層構造をとる。
【００３９】ここで、下層シリコン酸化膜３は、ゲート
電圧を印加したとき、Ｐ型拡散層２２中及び前記ソー
ス、ドレイン間にできる反転層中の正孔が、シリコン窒
化膜に流入するのを阻止するためのものである。この場
合、ゲート電極６には負電圧が印加されるのでゲート電
極６中の正孔がシリコン窒化膜に流入することはなく、
従ってゲート電極側の下層シリコン酸化膜は必要ない。
電圧を印加したとき、Ｐ型拡散層２２中及び前記ソー
ス、ドレイン間にできる反転層中の正孔が、シリコン窒
化膜に流入するのを阻止するためのものである。この場
合、ゲート電極６には負電圧が印加されるのでゲート電
極６中の正孔がシリコン窒化膜に流入することはなく、
従ってゲート電極側の下層シリコン酸化膜は必要ない。
【００４０】次に、図９に示したＭＯＳ電界効果型トラ
ンジスタの製造方法を図１１から図１６を用いて説明す
る。先ず、Ｐ型半導体基板１１上にトランジスタ活性領
域を選択酸化法等を用いて形成する。その後このトラン
ジスタ活性領域上に、１０：１の割合のNHガスとSiHCl
ガスとを用いて減圧化学的気相成長法によりシリコン窒
化膜４を膜厚４nmまたはそれ以上になるように堆積する
（図１１）。そしてシリコン窒化膜４上に例えば８５０
℃でＨとＯとの割合が１：２であるスチーム雰囲気を用
いて熱酸化法により上層シリコン酸化膜５を膜厚３nmに
なるように形成する（図１２）。そして上層シリコン酸
化膜５上に減圧化学的気相成長法によりゲート電極とな
る多結晶シリコン層を堆積し（図１３）、フォトリソグ
ラフィ法によりフォトレジスト７をパターニングした
後、フォトレジスト７をマスクとしてゲート電極６を形
成する（図１４）。そしてゲート電極６をマスクとして
自己整合的に、例えば硼素Ｂ，リンＰ，砒素Ａｓ等のＮ
型不純物をイオン注入法によりＰ型半導体基板１１中に
注入する（図１５）。この結果Ｐ型半導体基板１１の表
面にＮ型拡散層１２が形成され、図１６に示す構造のＭ
ＯＳ電界効果型トランジスタが形成される。
ンジスタの製造方法を図１１から図１６を用いて説明す
る。先ず、Ｐ型半導体基板１１上にトランジスタ活性領
域を選択酸化法等を用いて形成する。その後このトラン
ジスタ活性領域上に、１０：１の割合のNHガスとSiHCl
ガスとを用いて減圧化学的気相成長法によりシリコン窒
化膜４を膜厚４nmまたはそれ以上になるように堆積する
（図１１）。そしてシリコン窒化膜４上に例えば８５０
℃でＨとＯとの割合が１：２であるスチーム雰囲気を用
いて熱酸化法により上層シリコン酸化膜５を膜厚３nmに
なるように形成する（図１２）。そして上層シリコン酸
化膜５上に減圧化学的気相成長法によりゲート電極とな
る多結晶シリコン層を堆積し（図１３）、フォトリソグ
ラフィ法によりフォトレジスト７をパターニングした
後、フォトレジスト７をマスクとしてゲート電極６を形
成する（図１４）。そしてゲート電極６をマスクとして
自己整合的に、例えば硼素Ｂ，リンＰ，砒素Ａｓ等のＮ
型不純物をイオン注入法によりＰ型半導体基板１１中に
注入する（図１５）。この結果Ｐ型半導体基板１１の表
面にＮ型拡散層１２が形成され、図１６に示す構造のＭ
ＯＳ電界効果型トランジスタが形成される。
【００４１】次に図１０に示したＭＯＳ電界効果型トラ
ンジスタの製造方法を図１７から図２１を用いて説明す
る。先ず、Ｎ型半導体基板２１上にトランジスタ活性領
域を選択酸化法等を用いて形成する。その後、このトラ
ンジスタ活性領域上に、例えば８００℃〜９００℃の濃
度１％，dry Ｏ2 雰囲気にて、約１０分間熱酸化法によ
り下層シリコン酸化膜３を膜厚３nmになるように形成す
る。そして下層シリコン酸化膜３上に１０：１の割合の
NHガスとSiHCl ガスとを用いて減圧化学的気相成長法に
よりシリコン窒化膜４を膜厚４nm又はそれ以上になるよ
うに堆積する（図１７）。そしてシリコン窒化膜上に減
圧化学的気相成長法によりゲート電極となる多結晶シリ
コン層を堆積し（図１８）、フォトリソグラフィ法によ
りフォトレジスト７をパターニングした後、フォトレジ
スト７をマスクとしてゲート電極６を形成する（図１
９）。そして、ゲート電極６をマスクとして自己整合的
に、例えばアルミニウムＡｌ等のＰ型不純物をイオン注
入法によりＮ型半導体基板２１中に注入する（図２
０）。この結果Ｎ型半導体基板２１の表面にＰ型拡散層
２２が形成され、図２１に示す構造のＭＯＳ電界効果型
トランジスタが形成される。
ンジスタの製造方法を図１７から図２１を用いて説明す
る。先ず、Ｎ型半導体基板２１上にトランジスタ活性領
域を選択酸化法等を用いて形成する。その後、このトラ
ンジスタ活性領域上に、例えば８００℃〜９００℃の濃
度１％，dry Ｏ2 雰囲気にて、約１０分間熱酸化法によ
り下層シリコン酸化膜３を膜厚３nmになるように形成す
る。そして下層シリコン酸化膜３上に１０：１の割合の
NHガスとSiHCl ガスとを用いて減圧化学的気相成長法に
よりシリコン窒化膜４を膜厚４nm又はそれ以上になるよ
うに堆積する（図１７）。そしてシリコン窒化膜上に減
圧化学的気相成長法によりゲート電極となる多結晶シリ
コン層を堆積し（図１８）、フォトリソグラフィ法によ
りフォトレジスト７をパターニングした後、フォトレジ
スト７をマスクとしてゲート電極６を形成する（図１
９）。そして、ゲート電極６をマスクとして自己整合的
に、例えばアルミニウムＡｌ等のＰ型不純物をイオン注
入法によりＮ型半導体基板２１中に注入する（図２
０）。この結果Ｎ型半導体基板２１の表面にＰ型拡散層
２２が形成され、図２１に示す構造のＭＯＳ電界効果型
トランジスタが形成される。
【００４２】なお上層シリコン酸化膜５は熱酸化法以外
の例えば化学的気相成長法によっても同様に形成するこ
とができるが、この場合、シリコン窒化膜４の膜厚を上
記実施例よりも更に薄くすることが可能である。また下
層シリコン酸化膜３は化学的気相成長法によっても同様
に形成することができ、或は下層シリコン酸化膜３は自
然酸化膜であってもよい。
の例えば化学的気相成長法によっても同様に形成するこ
とができるが、この場合、シリコン窒化膜４の膜厚を上
記実施例よりも更に薄くすることが可能である。また下
層シリコン酸化膜３は化学的気相成長法によっても同様
に形成することができ、或は下層シリコン酸化膜３は自
然酸化膜であってもよい。
【００４３】
【発明の効果】以上説明したように本発明によれば、半
導体ウエハに反りや結晶欠陥の起こる危険性が少なく安
定したＭＯＳ電界効果型トランジスタのゲート絶縁膜の
製造方法と、実効膜厚が薄く、トランジスタの微細化に
有利でかつ高い電源電圧で駆動することが可能であるＭ
ＯＳ電界効果型トランジスタのゲート絶縁膜を実現する
ことが可能である。
導体ウエハに反りや結晶欠陥の起こる危険性が少なく安
定したＭＯＳ電界効果型トランジスタのゲート絶縁膜の
製造方法と、実効膜厚が薄く、トランジスタの微細化に
有利でかつ高い電源電圧で駆動することが可能であるＭ
ＯＳ電界効果型トランジスタのゲート絶縁膜を実現する
ことが可能である。
【図１】本発明の一実施例に係るＭＯＳ電界効果型トラ
ンジスタの構造を示す断面図である。
ンジスタの構造を示す断面図である。
【図２】本発明の一実施例に係るＭＯＳ電界効果型トラ
ンジスタの製造方法における第三の工程が終了した時点
の状態を示す図である。
ンジスタの製造方法における第三の工程が終了した時点
の状態を示す図である。
【図３】本発明の一実施例に係るＭＯＳ電界効果型トラ
ンジスタの製造方法における第四の工程が終了した状態
を示す断面図である。
ンジスタの製造方法における第四の工程が終了した状態
を示す断面図である。
【図４】本発明の一実施例に係るＭＯＳ電界効果型トラ
ンジスタの製造方法における第五の工程中の、多結晶シ
リコンゲート電極を上層シリコン酸化膜上に堆積した状
態を示す断面図である。
ンジスタの製造方法における第五の工程中の、多結晶シ
リコンゲート電極を上層シリコン酸化膜上に堆積した状
態を示す断面図である。
【図５】本発明の一実施例に係るＭＯＳ電界効果型トラ
ンジスタの製造方法における第五の工程中の、フォトレ
ジストをパターニングした状態を示す断面図である。
ンジスタの製造方法における第五の工程中の、フォトレ
ジストをパターニングした状態を示す断面図である。
【図６】本発明の一実施例に係るＭＯＳ電界効果型トラ
ンジスタの製造方法における第六の工程中の、第二導電
型拡散層をイオン注入法により形成している状態を示す
概念図である。
ンジスタの製造方法における第六の工程中の、第二導電
型拡散層をイオン注入法により形成している状態を示す
概念図である。
【図７】本発明の一実施例に係るＭＯＳ電界効果型トラ
ンジスタにおいて、Ｎチャンネルの場合、ゲート絶縁膜
に電圧を印加したときのバンドダイアグラムを示す図で
ある。
ンジスタにおいて、Ｎチャンネルの場合、ゲート絶縁膜
に電圧を印加したときのバンドダイアグラムを示す図で
ある。
【図８】本発明の一実施例に係るＭＯＳ電界効果型トラ
ンジスタにおいて、Ｐチャンネルの場合、ゲート絶縁膜
に電圧を印加したときのバンドダイアグラムを示す図で
ある。
ンジスタにおいて、Ｐチャンネルの場合、ゲート絶縁膜
に電圧を印加したときのバンドダイアグラムを示す図で
ある。
【図９】本発明の一実施例に係るＮチャンネルで構成さ
れるＭＯＳ電界効果型トランジスタの構造を示す断面図
である。
れるＭＯＳ電界効果型トランジスタの構造を示す断面図
である。
【図１０】本発明の一実施例に係るＰチャンネルで構成
されるＭＯＳ電界効果型トランジスタの構造を示す断面
図である。
されるＭＯＳ電界効果型トランジスタの構造を示す断面
図である。
【図１１】本発明の一実施例に係る図９に示したＮチャ
ンネルで構成されるＭＯＳ電界効果型トランジスタの製
造方法における第二の工程後、第三の工程前の状態を示
す断面図である。
ンネルで構成されるＭＯＳ電界効果型トランジスタの製
造方法における第二の工程後、第三の工程前の状態を示
す断面図である。
【図１２】本発明の一実施例に係る上記Ｎチャンネルで
構成されるＭＯＳ電界効果型トランジスタの製造方法に
おける第三の工程後、第四の工程前の状態を示す断面図
である。
構成されるＭＯＳ電界効果型トランジスタの製造方法に
おける第三の工程後、第四の工程前の状態を示す断面図
である。
【図１３】本発明の一実施例に係る上記Ｎチャンネルで
構成されるＭＯＳ電界効果型トランジスタの製造方法に
おける第四の工程中、ゲート電極となる多結晶シリコン
層を上層シリコン酸化膜上に形成した状態を示す断面図
である。
構成されるＭＯＳ電界効果型トランジスタの製造方法に
おける第四の工程中、ゲート電極となる多結晶シリコン
層を上層シリコン酸化膜上に形成した状態を示す断面図
である。
【図１４】本発明の一実施例に係る上記Ｎチャンネルで
構成されるＭＯＳ電界効果型トランジスタの製造方法に
おける第四の工程中、ゲート電極を形成するためフォト
レジストを前記多結晶シリコン層上に設置した状態を示
す断面図である。
構成されるＭＯＳ電界効果型トランジスタの製造方法に
おける第四の工程中、ゲート電極を形成するためフォト
レジストを前記多結晶シリコン層上に設置した状態を示
す断面図である。
【図１５】本発明の一実施例に係る上記Ｎチャンネルで
構成されるＭＯＳ電界効果型トランジスタの製造方法に
おける第五の工程中、第二導電型拡散層を第一導電型半
導体基板上に形成するためイオン注入を施している状態
を示す概念断面図である。
構成されるＭＯＳ電界効果型トランジスタの製造方法に
おける第五の工程中、第二導電型拡散層を第一導電型半
導体基板上に形成するためイオン注入を施している状態
を示す概念断面図である。
【図１６】本発明の一実施例に係る上記Ｎチャンネルで
構成されるＭＯＳ電界効果型トランジスタの製造方法に
おける第五の工程後の状態を示す断面図である。
構成されるＭＯＳ電界効果型トランジスタの製造方法に
おける第五の工程後の状態を示す断面図である。
【図１７】本発明の一実施例に係る図１０に示したＰチ
ャンネルで構成されるＭＯＳ電界効果型トランジスタの
製造方法における第三の工程後、第四の工程前の状態を
示す断面図である。
ャンネルで構成されるＭＯＳ電界効果型トランジスタの
製造方法における第三の工程後、第四の工程前の状態を
示す断面図である。
【図１８】本発明の一実施例に係る上記Ｐチャンネルで
構成されるＭＯＳ電界効果型トランジスタの製造方法に
おける第四の工程中、ゲート電極となる多結晶シリコン
層をシリコン窒化膜上に形成した状態を示す断面図であ
る。
構成されるＭＯＳ電界効果型トランジスタの製造方法に
おける第四の工程中、ゲート電極となる多結晶シリコン
層をシリコン窒化膜上に形成した状態を示す断面図であ
る。
【図１９】本発明の一実施例に係る上記Ｐチャンネルで
構成されるＭＯＳ電界効果型トランジスタの製造方法に
おける第四の工程中、ゲート電極を形成するためフォト
レジストを前記多結晶シリコン層上に設置した状態を示
す断面図である。
構成されるＭＯＳ電界効果型トランジスタの製造方法に
おける第四の工程中、ゲート電極を形成するためフォト
レジストを前記多結晶シリコン層上に設置した状態を示
す断面図である。
【図２０】本発明の一実施例に係る上記Ｐチャンネルで
構成されるＭＯＳ電界効果型トランジスタの製造方法に
おける第五の工程中、第二導電型拡散層を第一導電型半
導体基板上に形成するためイオン注入を施している状態
を示す概念断面図である。
構成されるＭＯＳ電界効果型トランジスタの製造方法に
おける第五の工程中、第二導電型拡散層を第一導電型半
導体基板上に形成するためイオン注入を施している状態
を示す概念断面図である。
【図２１】本発明の一実施例に係る上記Ｐチャンネルで
構成されるＭＯＳ電界効果型トランジスタの製造方法に
おける第五の工程後の状態を示す断面図である。
構成されるＭＯＳ電界効果型トランジスタの製造方法に
おける第五の工程後の状態を示す断面図である。
１ 第一導電型半導体基板 ２ 第二導電型拡散層 ３ 下層シリコン酸化膜 ４ シリコン窒化膜 ５ 上層シリコン酸化膜 ６ ゲート電極 ８ ゲート絶縁膜 １１ Ｐ型半導体基板 １２ Ｎ型拡散層 ２１ Ｎ型半導体基板 ２２ Ｐ型拡散層
Claims (28)
- 【請求項１】 第一導電型半導体基板上にチャンネル領
域に相当する所定距離だけ離間して形成された一対の第
二導電型拡散層と、 この一対の第二導電型拡散層の間に形成されている前記
チャンネル領域上に、下層シリコン酸化膜、シリコン窒
化膜、上層シリコン酸化膜を順次形成した積層構造で構
成されるゲート絶縁膜と、 このゲート絶縁膜上に形成されたゲート電極と、を有す
るＭＯＳ電界効果型トランジスタにおいて、 前記シリコン窒化膜の形成方法は化学的気相成長法であ
ることを特徴とするＭＯＳ電界効果型トランジスタ。 - 【請求項２】 複数のＭＯＳ電界効果型トランジスタで
構成される半導体装置において、その半導体記憶装置を
構成する全てのＭＯＳ電界効果型トランジスタがＮチャ
ンネルで構成される場合、ゲート絶縁膜がシリコン窒化
膜上にシリコン酸化膜を形成した二層の積層構造で構成
されることを特徴とする半導体装置。 - 【請求項３】 複数のＭＯＳ電界効果型トランジスタで
構成される半導体装置において、その半導体記憶装置を
構成する全てのＭＯＳ電界効果型トランジスタがＰチャ
ンネルで構成される場合、ゲート絶縁膜がシリコン酸化
膜上にシリコン窒化膜を形成した二層の積層構造で構成
されることを特徴とする半導体装置。 - 【請求項４】 請求項１に記載のＭＯＳ電界効果型トラ
ンジスタ、又は請求項２もしくは３のいずれかに記載の
半導体装置において、前記シリコン窒化膜の膜厚が４nm
以上であることを特徴とするＭＯＳ電界効果型トランジ
スタ。 - 【請求項５】 第一導電型半導体基板上にチャンネル領
域に相当する所定距離だけ離間して形成された一対の第
二導電型拡散層と、 この一対の第二導電型拡散層間に形成されている前記チ
ャンネル領域上に下層シリコン酸化膜、シリコン窒化
膜、上層シリコン酸化膜を順次形成した積層構造で構成
されるゲート絶縁膜と、 このゲート絶縁膜上に形成されたゲート電極と、を有す
るＭＯＳ電界効果型トランジスタにおいて、 前記シリコン窒化膜の膜厚は４nm以上であることを特徴
とするＭＯＳ電界効果型トランジスタ。 - 【請求項６】 請求項２もしくは３のいずれかに記載の
半導体装置、又は請求項５に記載のＭＯＳ電界効果型ト
ランジスタにおいて、前記シリコン窒化膜が化学的気相
成長法により形成されることを特徴とするＭＯＳ電界効
果型トランジスタ。 - 【請求項７】 請求項１もしくは５のいずれかに記載の
ＭＯＳ電界効果型トランジスタ、又は請求項２に記載の
半導体装置において、前記上層シリコン酸化膜が熱酸化
法により形成されることを特徴とするＭＯＳ電界効果型
トランジスタ。 - 【請求項８】 請求項１もしくは５のいずれかに記載の
ＭＯＳ電界効果型トランジスタ、又は請求項２に記載の
半導体装置において、前記上層シリコン酸化膜が化学的
気相成長法により形成されることを特徴とするＭＯＳ電
界効果型トランジスタ。 - 【請求項９】 請求項１，５，７もしくは８のいずれか
に記載のＭＯＳ電界効果型トランジスタ、又は請求項２
に記載の半導体装置において、前記上層シリコン酸化膜
の膜厚が３nm以上であることを特徴とするＭＯＳ電界効
果型トランジスタ。 - 【請求項１０】 請求項１もしくは５のいずれかに記載
のＭＯＳ電界効果型トランジスタ、又は請求項３に記載
の半導体装置において、前記下層シリコン酸化膜が熱酸
化法により形成されることを特徴とするＭＯＳ電界効果
型トランジスタ。 - 【請求項１１】 請求項１もしくは５のいずれかに記載
のＭＯＳ電界効果型トランジスタ、又は請求項３に記載
の半導体装置において、前記下層シリコン酸化膜が化学
的気相成長法により形成されることを特徴とするＭＯＳ
電界効果型トランジスタ。 - 【請求項１２】 請求項１もしくは５のいずれかに記載
のＭＯＳ電界効果型トランジスタ、又は請求項３に記載
の半導体装置において、前記下層シリコン酸化膜が自然
酸化膜であることを特徴とするＭＯＳ電界効果型トラン
ジスタ。 - 【請求項１３】 請求項１，５，１０，１１もしくは１
２のいずれかに記載のＭＯＳ電界効果型トランジスタ、
又は請求項３に記載の半導体装置において、前記下層シ
リコン酸化膜の膜厚が３nm以上であることを特徴とする
ＭＯＳ電界効果型トランジスタ。 - 【請求項１４】 第一導電型半導体基板上にトランジス
タ活性領域を形成する第一の工程と、 この第一の工程の後、前記トランジスタ活性領域上に下
層シリコン酸化膜を形成する第二の工程と、 この第二の工程の後、前記下層シリコン酸化膜上に化学
的気相成長法によりシリコン窒化膜を堆積する第三の工
程と、 この第三の工程の後、前記シリコン窒化膜上に上層シリ
コン酸化膜を形成する第四の工程と、 この第四の工程の後、前記上層シリコン酸化膜上にゲー
ト電極を形成する第五の工程と、 この第五の工程の後、前記ゲート電極をマスクとして自
己整合的に一対の第二導電型拡散層を下層シリコン酸化
膜と密接するかたちで第一導電型半導体基板上部に形成
する第六の工程と、を備えていることを特徴とするＭＯ
Ｓ電界効果型トランジスタの製造方法。 - 【請求項１５】 第一導電型半導体基板上にトランジス
タ活性領域を形成する第一の工程と、 この第一の工程の後、前記トランジスタ活性領域上に下
層シリコン酸化膜を形成する第二の工程と、 この第二の工程の後、前記下層シリコン酸化膜上にシリ
コン窒化膜を膜厚が４nm以上になるよう堆積する第三の
工程と、 この第三の工程の後、前記シリコン窒化膜上に上層シリ
コン酸化膜を形成する第四の工程と、 この第四の工程の後、前記上層シリコン酸化膜上にゲー
ト電極を形成する第五の工程と、 この第五の工程の後、前記ゲート電極をマスクとして自
己整合的に一対の第二導電型拡散層を下層シリコン酸化
膜と密接するかたちで第一導電型半導体基板上部に形成
する第六の工程と、を備えていることを特徴とするＭＯ
Ｓ電界効果型トランジスタの製造方法。 - 【請求項１６】 Ｐ型半導体基板上にトランジスタ活性
領域を形成する第一の工程と、 この第一の工程の後、前記トランジスタ活性領域上に化
学的気相成長法によりシリコン窒化膜を堆積する第二の
工程と、 この第二の工程の後、前記シリコン窒化膜上に上層シリ
コン酸化膜を形成する第三の工程と、 この第三の工程の後、前記上層シリコン酸化膜上にゲー
ト電極を形成する第四の工程と、 この第四の工程の後、前記ゲート電極をマスクとして自
己整合的に一対のＮ型拡散層を下層シリコン酸化膜と密
接するかたちでＰ型半導体基板上部に形成する第五の工
程と、を備えていることを特徴とするＮチャンネルで構
成されるＭＯＳ電界効果型トランジスタの製造方法。 - 【請求項１７】 Ｎ型半導体基板上にトランジスタ活性
領域を形成する第一の工程と、 この第一の工程の後、前記トランジスタ活性領域上に下
層シリコン酸化膜を形成する第二の工程と、 この第二の工程の後、前記下層シリコン酸化膜上に化学
的気相成長法によりシリコン窒化膜を堆積する第三の工
程と、 この第三の工程の後、前記シリコン窒化膜上にゲート電
極を形成する第四の工程と、 この第四の工程の後、前記ゲート電極をマスクとして自
己整合的に一対のＰ型拡散層を下層シリコン酸化膜と密
接するかたちでＮ型半導体基板上部に形成する第五の工
程と、を備えていることを特徴とするＰチャンネルで構
成されるＭＯＳ電界効果型トランジスタの製造方法。 - 【請求項１８】 Ｐ型半導体基板上にトランジスタ活性
領域を形成する第一の工程と、 この第一の工程の後、前記トランジスタ活性領域上にシ
リコン窒化膜を膜厚が４nm以上になるように堆積する第
二の工程と、 この第二の工程の後、前記シリコン窒化膜上に上層シリ
コン酸化膜を形成する第三の工程と、 この第三の工程の後、前記上層シリコン酸化膜上にゲー
ト電極を形成する第四の工程と、 この第四の工程の後、前記ゲート電極をマスクとして自
己整合的に一対のＮ型拡散層を下層シリコン酸化膜と密
接するかたちでＰ型半導体基板上部に形成する第五の工
程と、を備えていることを特徴とするＮチャンネルで構
成されるＭＯＳ電界効果型トランジスタの製造方法。 - 【請求項１９】 Ｎ型半導体基板上にトランジスタ活性
領域を形成する第一の工程と、 この第一の工程の後、前記トランジスタ活性領域上に下
層シリコン酸化膜を形成する第二の工程と、 この第二の工程の後、前記下層シリコン酸化膜上にシリ
コン窒化膜を膜厚が４nm以上になるように堆積する第三
の工程と、 この第三の工程の後、前記シリコン窒化膜上にゲート電
極を形成する第四の工程と、 この第四の工程の後、前記ゲート電極をマスクとして自
己整合的に一対のＰ型拡散層を下層シリコン酸化膜と密
接するかたちでＮ型半導体基板上部に形成する第五の工
程と、を備えていることを特徴とするＰチャンネルで構
成されるＭＯＳ電界効果型トランジスタの製造方法。 - 【請求項２０】 請求項１４，１６又は１７に記載のＭ
ＯＳ電界効果型トランジスタの製造方法において、前記
第三の工程は、前記シリコン窒化膜の膜厚が４nm以上に
なるように前記シリコン窒化膜を堆積する工程であるこ
とを特徴とするＭＯＳ電界効果型トランジスタの製造方
法。 - 【請求項２１】 請求項１５，１８又は１９に記載のＭ
ＯＳ電界効果型トランジスタの製造方法において、前記
第三の工程は、前記シリコン窒化膜を化学的気相成長法
により形成する工程であることを特徴とするＭＯＳ電界
効果型トランジスタの製造方法。 - 【請求項２２】 請求項１４，１５，１６又は１８に記
載のＭＯＳ電界効果型トランジスタの製造方法におい
て、前記第四の工程は、前記上層シリコン酸化膜を熱酸
化法により形成する工程であることを特徴とするＭＯＳ
電界効果型トランジスタの製造方法。 - 【請求項２３】 請求項１４，１５，１６又は１８に記
載のＭＯＳ電界効果型トランジスタの製造方法におい
て、前記第四の工程は、前記上層シリコン酸化膜を化学
的気相成長法により形成する工程であることを特徴とす
るＭＯＳ電界効果型トランジスタの製造方法。 - 【請求項２４】 請求項１４，１５，１６，１８，２２
又は２３のいずれかに記載のＭＯＳ電界効果型トランジ
スタの製造方法において、前記第四の工程は、前記上層
シリコン酸化膜の膜厚が３nm以上になるように前記上層
シリコン酸化膜を形成する工程であることを特徴とする
ＭＯＳ電界効果型トランジスタの製造方法。 - 【請求項２５】 請求項１４，１５，１７又は１９に記
載のＭＯＳ電界効果型トランジスタの製造方法におい
て、前記第二の工程は、前記下層シリコン酸化膜を熱酸
化法により形成する工程であることを特徴とするＭＯＳ
電界効果型トランジスタの製造方法。 - 【請求項２６】 請求項１４，１５，１７又は１９に記
載のＭＯＳ電界効果型トランジスタの製造方法におい
て、前記第二の工程は、前記下層シリコン酸化膜を化学
的気相成長法により形成する工程であることを特徴とす
るＭＯＳ電界効果型トランジスタの製造方法。 - 【請求項２７】 請求項１４，１５，１７又は１９に記
載のＭＯＳ電界効果型トランジスタの製造方法におい
て、前記第二の工程は、前記第一導電型半導体基板また
は前記Ｎ型半導体基板上に自然酸化膜を形成し、これを
下層シリコン酸化膜とする工程であることを特徴とする
ＭＯＳ電界効果型トランジスタの製造方法。 - 【請求項２８】 請求項１４，１５，１７，１９，２
５，２６又は２７のいずれかに記載のＭＯＳ電界効果型
トランジスタの製造方法において、前記第二の工程は、
前記下層シリコン酸化膜の膜厚が３nm以上になるように
前記下層シリコン酸化膜を形成する工程であることを特
徴とするＭＯＳ電界効果型トランジスタの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2746293A JPH06224416A (ja) | 1993-01-21 | 1993-01-21 | Ｍｏｓ電界効果型トランジスタ及びその製造方法、並びにそのｍｏｓ電界効果型トランジスタを用いた半導体装置 |
| US08/182,989 US5436481A (en) | 1993-01-21 | 1994-01-19 | MOS-type semiconductor device and method of making the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2746293A JPH06224416A (ja) | 1993-01-21 | 1993-01-21 | Ｍｏｓ電界効果型トランジスタ及びその製造方法、並びにそのｍｏｓ電界効果型トランジスタを用いた半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06224416A true JPH06224416A (ja) | 1994-08-12 |
Family
ID=12221787
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2746293A Withdrawn JPH06224416A (ja) | 1993-01-21 | 1993-01-21 | Ｍｏｓ電界効果型トランジスタ及びその製造方法、並びにそのｍｏｓ電界効果型トランジスタを用いた半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06224416A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5972800A (en) * | 1995-05-10 | 1999-10-26 | Nec Corporation | Method for fabricating a semiconductor device with multi-level structured insulator |
| JP2001077319A (ja) * | 1999-08-11 | 2001-03-23 | Samsung Electronics Co Ltd | 単一電荷蓄積ｍｎｏｓメモリ及びｍｏｎｏｓメモリ並びにそれらの駆動方法 |
| JP2002524860A (ja) * | 1998-08-28 | 2002-08-06 | クリー インコーポレイテッド | 炭化珪素半導体構造における積層誘電体 |
| JP2004014696A (ja) * | 2002-06-05 | 2004-01-15 | Denso Corp | 半導体装置の製造方法 |
-
1993
- 1993-01-21 JP JP2746293A patent/JPH06224416A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5972800A (en) * | 1995-05-10 | 1999-10-26 | Nec Corporation | Method for fabricating a semiconductor device with multi-level structured insulator |
| US6037651A (en) * | 1995-05-10 | 2000-03-14 | Nec Corporation | Semiconductor device with multi-level structured insulator and fabrication method thereof |
| JP2002524860A (ja) * | 1998-08-28 | 2002-08-06 | クリー インコーポレイテッド | 炭化珪素半導体構造における積層誘電体 |
| JP5021860B2 (ja) * | 1998-08-28 | 2012-09-12 | クリー インコーポレイテッド | 炭化珪素半導体構造における積層誘電体 |
| JP2001077319A (ja) * | 1999-08-11 | 2001-03-23 | Samsung Electronics Co Ltd | 単一電荷蓄積ｍｎｏｓメモリ及びｍｏｎｏｓメモリ並びにそれらの駆動方法 |
| JP2004014696A (ja) * | 2002-06-05 | 2004-01-15 | Denso Corp | 半導体装置の製造方法 |
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