JPH06252404A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPH06252404A JPH06252404A JP3593193A JP3593193A JPH06252404A JP H06252404 A JPH06252404 A JP H06252404A JP 3593193 A JP3593193 A JP 3593193A JP 3593193 A JP3593193 A JP 3593193A JP H06252404 A JPH06252404 A JP H06252404A
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Abstract
(57)【要約】
【目的】液晶フラットパネルディスプレイの画素駆動素
子に用いられる薄膜トランジスタの光照射時のオフ電流
を低減化しディスプレイ画像の劣化を抑止する。 【構成】ゲート絶縁膜としての窒化シリコン膜１２と接
する側とは反対側のバックチャネル側の非晶質シリコン
膜１３の表面上に１×１０17ｃｍ-3以上の高欠陥密度を
有する非結晶シリコン層からなる欠陥層１４を形成する
ことにより、チャネル領域で生じたキャリアを欠陥層で
再結合させることができ、光照射時のオフ電流を低減で
きる。
子に用いられる薄膜トランジスタの光照射時のオフ電流
を低減化しディスプレイ画像の劣化を抑止する。 【構成】ゲート絶縁膜としての窒化シリコン膜１２と接
する側とは反対側のバックチャネル側の非晶質シリコン
膜１３の表面上に１×１０17ｃｍ-3以上の高欠陥密度を
有する非結晶シリコン層からなる欠陥層１４を形成する
ことにより、チャネル領域で生じたキャリアを欠陥層で
再結合させることができ、光照射時のオフ電流を低減で
きる。
Description
【０００１】
【産業上の利用分野】本発明は薄膜トランジスタに関
し、特にアクティブマトリックス液晶ディスプレイに使
用する薄膜トランジスタに関する。
し、特にアクティブマトリックス液晶ディスプレイに使
用する薄膜トランジスタに関する。
【０００２】
【従来の技術】近年、液晶フラットパネルディスプレイ
の駆動デバイスとして用いられる薄膜トランジスタの研
究開発が盛んに行われている。
の駆動デバイスとして用いられる薄膜トランジスタの研
究開発が盛んに行われている。
【０００３】従来の薄膜トランジスタは、図５に示すよ
うに、絶縁性基板であるガラス基板１０上に形成した金
属膜を所望の形状にパターンニングしてゲート電極１１
を形成し、この上にゲート絶縁膜となる窒化シリコン膜
１２、能動層の非晶質シリコン膜１３、チャネルパッシ
ベーション膜となる窒化シリコン膜１５を順次堆積して
形成し、窒化シリコン膜１５を所望の形状にパターンニ
ングする。つづいて、ソース・ドレイン領域を形成する
ためにｎ型不純物をドーピングしたシリコン膜１６を堆
積し、ｎ型シリコン膜１６および非晶質シリコン膜１３
を所望の形状に順次パターンニングする。次に、全面に
金属膜を堆積して所望の形状にパターンニングすること
によりソース・ドレイン電極１７を形成する。次に、ソ
ース・ドレイン電極をマスクとしてチャネル領域上のｎ
型シリコン膜１６を選択的にエッチング除去し、薄膜ト
ランジスタを構成する。
うに、絶縁性基板であるガラス基板１０上に形成した金
属膜を所望の形状にパターンニングしてゲート電極１１
を形成し、この上にゲート絶縁膜となる窒化シリコン膜
１２、能動層の非晶質シリコン膜１３、チャネルパッシ
ベーション膜となる窒化シリコン膜１５を順次堆積して
形成し、窒化シリコン膜１５を所望の形状にパターンニ
ングする。つづいて、ソース・ドレイン領域を形成する
ためにｎ型不純物をドーピングしたシリコン膜１６を堆
積し、ｎ型シリコン膜１６および非晶質シリコン膜１３
を所望の形状に順次パターンニングする。次に、全面に
金属膜を堆積して所望の形状にパターンニングすること
によりソース・ドレイン電極１７を形成する。次に、ソ
ース・ドレイン電極をマスクとしてチャネル領域上のｎ
型シリコン膜１６を選択的にエッチング除去し、薄膜ト
ランジスタを構成する。
【０００４】
【発明が解決しようとする課題】この従来の薄膜トラン
ジスタは、能動層の非晶質シリコン膜が光照射時に暗状
態のときに比べて数桁高い導電率を有しており、薄膜ト
ランジスタをアクティブマトリックス液晶ディスプレイ
に使用してバックライトで照射した状態ではオフ抵抗が
低下し、その結果、１０-3μＡ程度のオフ電流が流れて
液晶ディスプレイの画素電極の保持電位を変化させ、液
晶ディスプレイの画像を損ねてしまうという問題があっ
た。
ジスタは、能動層の非晶質シリコン膜が光照射時に暗状
態のときに比べて数桁高い導電率を有しており、薄膜ト
ランジスタをアクティブマトリックス液晶ディスプレイ
に使用してバックライトで照射した状態ではオフ抵抗が
低下し、その結果、１０-3μＡ程度のオフ電流が流れて
液晶ディスプレイの画素電極の保持電位を変化させ、液
晶ディスプレイの画像を損ねてしまうという問題があっ
た。
【０００５】本発明の目的は、光照射時のオフ電流を低
減させた信頼性の高い薄膜トランジスタを提供すること
にある。
減させた信頼性の高い薄膜トランジスタを提供すること
にある。
【０００６】
【課題を解決するための手段】本発明の薄膜トランジス
タは、絶縁性基板上に設けたゲート電極と、前記ゲート
電極を含む表面に設けたゲート絶縁膜と、前記ゲート電
極上の前記ゲート絶縁膜上に設けた島状の非晶質半導体
膜と、前記非晶質半導体膜の上面に接して設け且つ１×
１０17ｃｍ-3乃至１×１０20ｃｍ-3の欠陥密度を有する
欠陥層と、前記非晶質半導体膜に接して設けた不純物を
含む半導体層を介して設けたソース・ドレイン電極とを
有する。
タは、絶縁性基板上に設けたゲート電極と、前記ゲート
電極を含む表面に設けたゲート絶縁膜と、前記ゲート電
極上の前記ゲート絶縁膜上に設けた島状の非晶質半導体
膜と、前記非晶質半導体膜の上面に接して設け且つ１×
１０17ｃｍ-3乃至１×１０20ｃｍ-3の欠陥密度を有する
欠陥層と、前記非晶質半導体膜に接して設けた不純物を
含む半導体層を介して設けたソース・ドレイン電極とを
有する。
【０００７】
【作用】光照射状態の薄膜トランジスタが、オフ状態、
即ちゲート電極が負にバイアスされた状態では、ゲート
電界によりチャネル領域の電子はバックチャネル側に追
いやられる。本発明では、このバックチャネル側に追い
やられた電子を非晶質半導体膜の上面に接して設けた欠
陥層の再結合中心と再結合させ消滅させる。従って、従
来構造の薄膜トランジスタに比べて光照射時のオフ電流
を非常に小さく抑えることが可能となる。図６にバック
チャネル側に設けた欠陥層の欠陥密度をパラメータとし
て、光照射時の薄膜トランジスタのゲート電圧対ドレイ
ン電流特性を示す。液晶ディスプレイで良好な画像を得
るためには、光照射時のオフ電流（ドレイン電流）がゲ
ート電圧−５Ｖ、ドレイン電圧１０Ｖの時、１×１０
-11 Ａ以下とならなければらないが、本発明ではアルゴ
ンガス中でシリコンターケットをスパッタして非晶質シ
リコン膜等により欠陥密度は１×１０17ｃｍ-3以上の欠
陥層を構成してオフ電流を１×１０-11 Ａ以下に低下さ
せた薄膜トランジスタを実現できた。なお、欠陥層の欠
陥密度は薄膜トランジスタの良好な特性を維持するため
には約１×１０20ｃｍ-3が上限である。
即ちゲート電極が負にバイアスされた状態では、ゲート
電界によりチャネル領域の電子はバックチャネル側に追
いやられる。本発明では、このバックチャネル側に追い
やられた電子を非晶質半導体膜の上面に接して設けた欠
陥層の再結合中心と再結合させ消滅させる。従って、従
来構造の薄膜トランジスタに比べて光照射時のオフ電流
を非常に小さく抑えることが可能となる。図６にバック
チャネル側に設けた欠陥層の欠陥密度をパラメータとし
て、光照射時の薄膜トランジスタのゲート電圧対ドレイ
ン電流特性を示す。液晶ディスプレイで良好な画像を得
るためには、光照射時のオフ電流（ドレイン電流）がゲ
ート電圧−５Ｖ、ドレイン電圧１０Ｖの時、１×１０
-11 Ａ以下とならなければらないが、本発明ではアルゴ
ンガス中でシリコンターケットをスパッタして非晶質シ
リコン膜等により欠陥密度は１×１０17ｃｍ-3以上の欠
陥層を構成してオフ電流を１×１０-11 Ａ以下に低下さ
せた薄膜トランジスタを実現できた。なお、欠陥層の欠
陥密度は薄膜トランジスタの良好な特性を維持するため
には約１×１０20ｃｍ-3が上限である。
【０００８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００９】図１（ａ）〜（ｃ）は本発明の第１の実施
例の製造方法を説明するための工程順に示した断面図で
ある。
例の製造方法を説明するための工程順に示した断面図で
ある。
【００１０】まず、図１（ａ）に示すように、絶縁性基
板であるガラス基板１０の上に、クロム膜をスパッタリ
ング法により１００ｎｍの厚さに成膜しパターンニング
してゲート電極１１を形成する。次に、ゲート電極１１
を含む表面にプラズマＣＶＤ法でゲート絶縁膜となる窒
化シリコン膜１２を厚さ４００ｎｍおよび能動層となる
非晶質シリコン膜１３を厚さ１００ｎｍに順次堆積した
後、シリコンターゲットをアルゴンガスのみでスパッタ
リングし基板温度３００℃程度で成膜を行うことによ
り、非晶質シリコン膜１３の上に膜中に欠陥を補償する
水素を含まない１×１０-7〜１×１０20ｃｍ-3（通常は
１×１０18ｃｍ-3）の高欠陥密度を有する欠陥層１４を
形成する。
板であるガラス基板１０の上に、クロム膜をスパッタリ
ング法により１００ｎｍの厚さに成膜しパターンニング
してゲート電極１１を形成する。次に、ゲート電極１１
を含む表面にプラズマＣＶＤ法でゲート絶縁膜となる窒
化シリコン膜１２を厚さ４００ｎｍおよび能動層となる
非晶質シリコン膜１３を厚さ１００ｎｍに順次堆積した
後、シリコンターゲットをアルゴンガスのみでスパッタ
リングし基板温度３００℃程度で成膜を行うことによ
り、非晶質シリコン膜１３の上に膜中に欠陥を補償する
水素を含まない１×１０-7〜１×１０20ｃｍ-3（通常は
１×１０18ｃｍ-3）の高欠陥密度を有する欠陥層１４を
形成する。
【００１１】ここで、欠陥層１４はプラズマＣＶＤ法を
用いシラン流量に対する水素流量が３０倍以上の高水素
希釈条件で成膜を行うことにより、１×１０18ｃｍ-3程
度の欠陥密度を有する微結晶シリコン膜からなる欠陥層
を形成しても良い。
用いシラン流量に対する水素流量が３０倍以上の高水素
希釈条件で成膜を行うことにより、１×１０18ｃｍ-3程
度の欠陥密度を有する微結晶シリコン膜からなる欠陥層
を形成しても良い。
【００１２】但し、微結晶シリコン膜は抵抗率が小さい
ため膜厚を３ｎｍ程度に薄くする必要がある。
ため膜厚を３ｎｍ程度に薄くする必要がある。
【００１３】また、微量のリンとボロンの双方を不純物
として含む非晶質シリコン合金膜を欠陥層として用いて
も良く、プラズマＣＶＤ法でシラン流量に対して極微量
のホスフィンとジボランを同時に混入して成膜すること
により、通常のドーピング層よりは抵抗率の大きい欠陥
密度の大きな非晶質シリコン合金膜の形成が可能とな
り、窒素や炭素等を含有する非晶質シリコン膜でも欠陥
密度が１×１０17ｃｍ-3以上であれば実用可能である。
として含む非晶質シリコン合金膜を欠陥層として用いて
も良く、プラズマＣＶＤ法でシラン流量に対して極微量
のホスフィンとジボランを同時に混入して成膜すること
により、通常のドーピング層よりは抵抗率の大きい欠陥
密度の大きな非晶質シリコン合金膜の形成が可能とな
り、窒素や炭素等を含有する非晶質シリコン膜でも欠陥
密度が１×１０17ｃｍ-3以上であれば実用可能である。
【００１４】次に、欠陥層１４の上にプラズマＣＶＤ法
でチャネルパッシベーション膜となる窒化シリコン膜１
５を１００ｎｍの厚さに堆積し、窒化シリコン膜１５お
よび欠陥層１４を選択的に順次エッチングして島状にパ
ターンニングする。
でチャネルパッシベーション膜となる窒化シリコン膜１
５を１００ｎｍの厚さに堆積し、窒化シリコン膜１５お
よび欠陥層１４を選択的に順次エッチングして島状にパ
ターンニングする。
【００１５】なお、非晶質シリコン膜１３を形成した後
フォトレジスト膜を塗布してゲート電極１１をマスクと
して背面露光し、ゲート電極１１に目合わせした開孔部
を設けた後、開孔部を含む表面に欠陥層１４および窒化
シリコン膜１５を堆積し、リフトオフ法でパターンニン
グすることにより、ゲート電極と整合させた欠陥層１４
および窒化シリコン膜１５を形成することができ、目合
せ精度を向上できる。
フォトレジスト膜を塗布してゲート電極１１をマスクと
して背面露光し、ゲート電極１１に目合わせした開孔部
を設けた後、開孔部を含む表面に欠陥層１４および窒化
シリコン膜１５を堆積し、リフトオフ法でパターンニン
グすることにより、ゲート電極と整合させた欠陥層１４
および窒化シリコン膜１５を形成することができ、目合
せ精度を向上できる。
【００１６】次に、図１（ｂ）に示すように、リンをド
ープしたｎ型シリコン膜１６を３０ｎｍの厚さに堆積
し、ｎ型シリコン膜１６および非晶質シリコン膜１３を
選択的に順次エッチングしてソース・ドレイン領域を形
成する。
ープしたｎ型シリコン膜１６を３０ｎｍの厚さに堆積
し、ｎ型シリコン膜１６および非晶質シリコン膜１３を
選択的に順次エッチングしてソース・ドレイン領域を形
成する。
【００１７】次に、図１（ｃ）に示すように、全面にス
パッタリング法でクロム膜を７００ｎｍの厚さに成膜し
てパターンニングし、ソース・ドレイン電極１７を形成
する。次に、ソース・ドレイン電極１７をマスクとして
チャネル領域上のｎ型シリコン膜１６をエッチングして
除去し、薄膜トランジスタを構成する。
パッタリング法でクロム膜を７００ｎｍの厚さに成膜し
てパターンニングし、ソース・ドレイン電極１７を形成
する。次に、ソース・ドレイン電極１７をマスクとして
チャネル領域上のｎ型シリコン膜１６をエッチングして
除去し、薄膜トランジスタを構成する。
【００１８】図２は本発明の第２の実施例を示す断面図
である。
である。
【００１９】図２に示すように、欠陥層１４が島状の非
晶質シリコン膜１３の上面全域に設けた以外は第１の実
施例を同様の構成を有しており、第１の実施例で窒化シ
リコン膜１５および欠陥層１４を順次エッチングする際
に、欠陥層１４とエッチングレートの近い非晶質シリコ
ン非晶質シリコン膜１３までエッチング危険性がある
が、これを防ぐことができる利点がある。
晶質シリコン膜１３の上面全域に設けた以外は第１の実
施例を同様の構成を有しており、第１の実施例で窒化シ
リコン膜１５および欠陥層１４を順次エッチングする際
に、欠陥層１４とエッチングレートの近い非晶質シリコ
ン非晶質シリコン膜１３までエッチング危険性がある
が、これを防ぐことができる利点がある。
【００２０】図３は本発明の第３の実施例を示す断面図
である。
である。
【００２１】図３に示すように、欠陥層１４の側面とｎ
型シリコン膜１６との間に窒化シリコン膜１５を設けて
分離している以外は第１の実施例と同様の構成を有して
おり、ｎ型シリコン膜１６と欠陥層１４を介して流れる
微小リーク電流を抑えることができ、オフ電流を更に低
減できるという利点がある。
型シリコン膜１６との間に窒化シリコン膜１５を設けて
分離している以外は第１の実施例と同様の構成を有して
おり、ｎ型シリコン膜１６と欠陥層１４を介して流れる
微小リーク電流を抑えることができ、オフ電流を更に低
減できるという利点がある。
【００２２】図４は本発明の第４の実施例を示す断面図
である。
である。
【００２３】図４に示すように、欠陥層１４に整合して
非晶質シリコン膜１３の表面を掘下げた部分にｎ型シリ
コン膜１６を形成し、その表面にシリサイド層１８を設
けた以外は第１の実施例と同様の構成を有しており、ソ
ース・ドレイン領域の抵抗を低減できる利点がある。
非晶質シリコン膜１３の表面を掘下げた部分にｎ型シリ
コン膜１６を形成し、その表面にシリサイド層１８を設
けた以外は第１の実施例と同様の構成を有しており、ソ
ース・ドレイン領域の抵抗を低減できる利点がある。
【００２４】
【発明の効果】以上説明したように本発明は、非晶質シ
リコン膜の上に欠陥層を設けることにより、光照射時の
オフ電流を２桁程度低く抑えることが可能となり、液晶
ディスプレイの画像劣化を防止できるという効果を有す
る。
リコン膜の上に欠陥層を設けることにより、光照射時の
オフ電流を２桁程度低く抑えることが可能となり、液晶
ディスプレイの画像劣化を防止できるという効果を有す
る。
【図１】本発明の第１の実施例の製造方法を説明するた
めの工程順に示した断面図。
めの工程順に示した断面図。
【図２】本発明の第２の実施例を示す断面図。
【図３】本発明の第３の実施例の示す断面図。
【図４】本発明の第４の実施例を示す断面図。
【図５】従来の薄膜トランジスタの一例を示す断面図。
【図６】欠陥密度をパラメータとする光照射時の薄膜ト
ランジスタのゲート電圧対ドレイン電流特性を示す図。
ランジスタのゲート電圧対ドレイン電流特性を示す図。
１０ ガラス基板 １１ ゲート電極 １２，１５ 窒化シリコン膜 １３ 非晶質シリコン膜 １４ 欠陥層 １６ ｎ型シリコン膜 １７ ソース・ドレイン電極 １８ シリサイド層
Claims (3)
- 【請求項１】 絶縁性基板上に設けたゲート電極と、前
記ゲート電極を含む表面に設けたゲート絶縁膜と、前記
ゲート電極上の前記ゲート絶縁膜上に設けた島状の非晶
質半導体膜と、前記非晶質半導体膜の上面に接して設け
且つ１×１０17ｃｍ-3乃至１×１０20ｃｍ-3の欠陥密度
を有する欠陥層と、前記非晶質半導体膜に接して設けた
不純物を含む半導体層を介して設けたソース・ドレイン
電極とを有することを特徴とする薄膜トランジスタ。 - 【請求項２】 欠陥層が不純物を含む半導体層と分離さ
れてなる請求項１記載の薄膜トランジスタ。 - 【請求項３】 不純物を含む半導体層とソース・ドレイ
ン電極との間に設けたシリサイド層を有する請求項１又
は請求項２記載の薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3593193A JPH06252404A (ja) | 1993-02-25 | 1993-02-25 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3593193A JPH06252404A (ja) | 1993-02-25 | 1993-02-25 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06252404A true JPH06252404A (ja) | 1994-09-09 |
Family
ID=12455779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3593193A Pending JPH06252404A (ja) | 1993-02-25 | 1993-02-25 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06252404A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008047872A (ja) * | 2006-08-11 | 2008-02-28 | Toppoly Optoelectronics Corp | 薄膜トランジスタデバイスを含む画像表示システムおよびその製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62259471A (ja) * | 1986-05-02 | 1987-11-11 | Fuji Xerox Co Ltd | 薄膜トランジスタの製造方法 |
| JPS6411368A (en) * | 1987-07-03 | 1989-01-13 | Nec Corp | Manufacture of thin film transistor |
| JPH0214577A (ja) * | 1987-09-25 | 1990-01-18 | Hitachi Ltd | 薄膜トランジスタ |
-
1993
- 1993-02-25 JP JP3593193A patent/JPH06252404A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62259471A (ja) * | 1986-05-02 | 1987-11-11 | Fuji Xerox Co Ltd | 薄膜トランジスタの製造方法 |
| JPS6411368A (en) * | 1987-07-03 | 1989-01-13 | Nec Corp | Manufacture of thin film transistor |
| JPH0214577A (ja) * | 1987-09-25 | 1990-01-18 | Hitachi Ltd | 薄膜トランジスタ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008047872A (ja) * | 2006-08-11 | 2008-02-28 | Toppoly Optoelectronics Corp | 薄膜トランジスタデバイスを含む画像表示システムおよびその製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19950815 |