JPS626532A - 多入力ｃｍｏｓゲ−ト回路 - Google Patents
多入力ｃｍｏｓゲ−ト回路Info
- Publication number
- JPS626532A JPS626532A JP60143915A JP14391585A JPS626532A JP S626532 A JPS626532 A JP S626532A JP 60143915 A JP60143915 A JP 60143915A JP 14391585 A JP14391585 A JP 14391585A JP S626532 A JPS626532 A JP S626532A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はカウンタ・デコーダに好適な構成素子数の少な
い多入力ＣＭＯＳゲート回路に関するものである。
い多入力ＣＭＯＳゲート回路に関するものである。
（従来の技術）
従来の構成素子数の少ない多入力ＣＭＯＳゲート回路と
しては、例えば特開昭５８−１９６７２９号公報に示さ
れている。
しては、例えば特開昭５８−１９６７２９号公報に示さ
れている。
第７図はこの従来の多入力ＣＭＯＳゲート回路の４人力
の回路構成を示すものであり、 ＭＮＩ〜ＭＮ４はＮチ
ャネルＭＯＳトランジスタ（Ｎ ｃｈ ＭＯ５Ｔ）、Ｍ
ＰＩ、ＭＬはＰチャネルＭＯＳトランジスタ（Ｐ ｃｈ
ＭＯ５Ｔ）、ａｌ〜ａｎは入力端子、ｂｌは出力端子
、ＶＤＤ、ＶＳＳ、ＶＤＤ／２はそれぞれ第１、第２、
第３の電圧源である。 ＭＮＩ〜ＭＮ４は直列接続され
て、ゲートをそれぞれ入力端子８１〜ａ４に接続し、Ｍ
ＰＩはＭＮＩとコンプリメンタリ構成となるようにゲー
トを入力端子ａｌに共に接続している。 ＭＬは負荷素
子として機能させ、ゲートには第３の電源ＶＤＤ／２（
第１の電源ＶＤＤ１７）ｌ／２（７）電圧）を接続して
高抵抗を形成している。
の回路構成を示すものであり、 ＭＮＩ〜ＭＮ４はＮチ
ャネルＭＯＳトランジスタ（Ｎ ｃｈ ＭＯ５Ｔ）、Ｍ
ＰＩ、ＭＬはＰチャネルＭＯＳトランジスタ（Ｐ ｃｈ
ＭＯ５Ｔ）、ａｌ〜ａｎは入力端子、ｂｌは出力端子
、ＶＤＤ、ＶＳＳ、ＶＤＤ／２はそれぞれ第１、第２、
第３の電圧源である。 ＭＮＩ〜ＭＮ４は直列接続され
て、ゲートをそれぞれ入力端子８１〜ａ４に接続し、Ｍ
ＰＩはＭＮＩとコンプリメンタリ構成となるようにゲー
トを入力端子ａｌに共に接続している。 ＭＬは負荷素
子として機能させ、ゲートには第３の電源ＶＤＤ／２（
第１の電源ＶＤＤ１７）ｌ／２（７）電圧）を接続して
高抵抗を形成している。
第８図は第７図の出力の動作波形を示す６期間（イ）で
はＭＰＩで１期間（ロ）ではＭＬで＠Ｈルベル（ＶＤＤ
）を保持し１期間（ハ）ではＭＮＩ〜ＭＮ４が全てオン
して１１１ｍし′ベル（ＶＬ）のデコード出力を得る。
はＭＰＩで１期間（ロ）ではＭＬで＠Ｈルベル（ＶＤＤ
）を保持し１期間（ハ）ではＭＮＩ〜ＭＮ４が全てオン
して１１１ｍし′ベル（ＶＬ）のデコード出力を得る。
ここで、出力の立下り１１．立上りｔ、は出力端子ｂｌ
につく寄生容量ＣＩとＭＮＩ〜ＭＮ４の合成オン抵抗。
につく寄生容量ＣＩとＭＮＩ〜ＭＮ４の合成オン抵抗。
ＭＰＩのオン抵抗とで決まり、通常の完全なＣＭＯＳゲ
ート回路と同じ動作をする。
ート回路と同じ動作をする。
以上のようにこの多入力ＣＭＯＳゲート回路は、構成素
子数が通常のＣＭＯＳゲート回路の２ｎ個（ただし、ｎ
は入力数）に比べてｎ＋２個と少なくでき、かつ集積回
路（ＩＣ）化したときのチップ面積を小さくでき、動作
特性を通常のＣＭＯＳゲート回路と同等にできる等の特
徴を有している。
子数が通常のＣＭＯＳゲート回路の２ｎ個（ただし、ｎ
は入力数）に比べてｎ＋２個と少なくでき、かつ集積回
路（ＩＣ）化したときのチップ面積を小さくでき、動作
特性を通常のＣＭＯＳゲート回路と同等にできる等の特
徴を有している。
（発明が解決しようとする問題点）
しかしながら上記のような構成では、期間（ハ）におい
て゛°Ｌ″レベルの浮きＶＬが発生する問題点を有して
いた。
て゛°Ｌ″レベルの浮きＶＬが発生する問題点を有して
いた。
本発明はかかる点に鑑み、″Ｌ″レベルの浮きＶＬの発
生しない多入力ＣＭＯＳゲート回路を提供することを目
的とする。
生しない多入力ＣＭＯＳゲート回路を提供することを目
的とする。
（問題点を解決するための手段）
本発明は、複数の同極性のＭＯＳトランジスタを直列接
続してそのゲートをそれぞれ入力端子とし、この直列接
続されたＭＯＳトランジスタ群の一端を第１の電源に接
続すると共に他端を出力端子に接続し、前記出力端子と
第２の電源との間に前記ＭＯＳトランジスタ群とは逆極
性で前記ＭＯＳトランジスタ群のうち少なくとも１つと
コンプリメンタリ構成となるＭＯＳトランジスタを介装
し、このＭＯＳトランジスタと並列にこのＭＯＳ トラ
ンジスタと同極性のＭＯＳトランジスタを接続してその
ゲートに前記出力端子の出力を極性反転する極性反転回
路の出力を接続した構成の多入力ＣＭＯＳゲート回路で
ある。
続してそのゲートをそれぞれ入力端子とし、この直列接
続されたＭＯＳトランジスタ群の一端を第１の電源に接
続すると共に他端を出力端子に接続し、前記出力端子と
第２の電源との間に前記ＭＯＳトランジスタ群とは逆極
性で前記ＭＯＳトランジスタ群のうち少なくとも１つと
コンプリメンタリ構成となるＭＯＳトランジスタを介装
し、このＭＯＳトランジスタと並列にこのＭＯＳ トラ
ンジスタと同極性のＭＯＳトランジスタを接続してその
ゲートに前記出力端子の出力を極性反転する極性反転回
路の出力を接続した構成の多入力ＣＭＯＳゲート回路で
ある。
（作 用）
本発明は前記した構成により、出力端子のレベルがＬ′
のとき、即ち、同極性のＭＯＳトランジスタ群が全てオ
ンし、コンプリメンタリ構成となる逆極性のＭＯＳトラ
ンジスタがオフしているとき、極性反転回路の出力は″
Ｈルベルであるから並列接続したＭＯＳトランジスタも
オフとなる。このため、従来例示したようなスルー電流
の流れる経路を立つことができ、＋＋Ｌｗレベルの浮き
ＶＬの発生しない多入力ＣＭＯＳゲート回路を具現でき
る。
のとき、即ち、同極性のＭＯＳトランジスタ群が全てオ
ンし、コンプリメンタリ構成となる逆極性のＭＯＳトラ
ンジスタがオフしているとき、極性反転回路の出力は″
Ｈルベルであるから並列接続したＭＯＳトランジスタも
オフとなる。このため、従来例示したようなスルー電流
の流れる経路を立つことができ、＋＋Ｌｗレベルの浮き
ＶＬの発生しない多入力ＣＭＯＳゲート回路を具現でき
る。
（実施例）
第１図は本発明の第１の実施例における多入力ＣＭＯＳ
ゲート回路の構成を示す回路図である。第１図において
ＭＮＩ 〜ＭＮ４はＮｃｈ ＭＯ５Ｔ、ＭＰＩ、ＭＰ２
はＰｃｈＭＯＳ丁、 ＩＮＶは極性反転回路（インバー
タ） 、ａｌ〜ａ４は入力端子、ｂｌは出力端子、ＶＤ
Ｄ 、 ＶＳＳは第１、第２の電源である６本発明の従
来例（第７図）との差異は、従来例の負荷素子用のＰｃ
ｈ ＨＯＳＴ肚をＩＮＶにてオン、オフするＰｃｈ Ｍ
Ｏ３Ｔ ＭＰ２とした点である。
ゲート回路の構成を示す回路図である。第１図において
ＭＮＩ 〜ＭＮ４はＮｃｈ ＭＯ５Ｔ、ＭＰＩ、ＭＰ２
はＰｃｈＭＯＳ丁、 ＩＮＶは極性反転回路（インバー
タ） 、ａｌ〜ａ４は入力端子、ｂｌは出力端子、ＶＤ
Ｄ 、 ＶＳＳは第１、第２の電源である６本発明の従
来例（第７図）との差異は、従来例の負荷素子用のＰｃ
ｈ ＨＯＳＴ肚をＩＮＶにてオン、オフするＰｃｈ Ｍ
Ｏ３Ｔ ＭＰ２とした点である。
これにより、出力端子ｂｌには第２図に示す出力が得ら
れ、”Ｌ”レベルの浮きＶＬは発生しない。即ち、出力
で”Ｈ”レベルの期間（イ）、（ロ）ではＩＮＶの出力
は”Ｌ”レベルであり、ＭＰ２はオンして出力端子ｂ１
を”Ｈ″レベル保持する（期間（イ）と（ロ））。なお
、期間（イ）ではＭＰＩによっても’Ｈ”レベルの保持
がなされる。一方、期間（ハ）で出力端子ｂ１のレベル
が１Ｌ″になるとＩＮＶの出力は１■”となり、ＭＰ２
はオフする。従って１本発明の多入力ＣＭＯＳゲート回
路ではスルー電流の流れる経路がなく、出力端子ｂ１は
ＭＮＩ〜ＭＮ４により確実にｖＳＳに等しい”し”レベ
ルとされる。
れ、”Ｌ”レベルの浮きＶＬは発生しない。即ち、出力
で”Ｈ”レベルの期間（イ）、（ロ）ではＩＮＶの出力
は”Ｌ”レベルであり、ＭＰ２はオンして出力端子ｂ１
を”Ｈ″レベル保持する（期間（イ）と（ロ））。なお
、期間（イ）ではＭＰＩによっても’Ｈ”レベルの保持
がなされる。一方、期間（ハ）で出力端子ｂ１のレベル
が１Ｌ″になるとＩＮＶの出力は１■”となり、ＭＰ２
はオフする。従って１本発明の多入力ＣＭＯＳゲート回
路ではスルー電流の流れる経路がなく、出力端子ｂ１は
ＭＮＩ〜ＭＮ４により確実にｖＳＳに等しい”し”レベ
ルとされる。
第３図は本発明の第２の実施例における多入力ＣＭＯＳ
ゲート回路の構成を示す回路図である。第３図の第１図
との差異は、ＭＮＩ〜ＭＮ４と並列にＮｃｈＭＯ３Ｔ
ＭＮ５を接続してそのゲートにＩＮＶの出力を接続した
点である。基本動作は第１の実施例と同じであるが、出
力端子ｂ１が”Ｌ″レベルなる期間（ハ）でＭＮ５をオ
ンさせることにより、１１とｔ、の対称性を改善するこ
とができる。
ゲート回路の構成を示す回路図である。第３図の第１図
との差異は、ＭＮＩ〜ＭＮ４と並列にＮｃｈＭＯ３Ｔ
ＭＮ５を接続してそのゲートにＩＮＶの出力を接続した
点である。基本動作は第１の実施例と同じであるが、出
力端子ｂ１が”Ｌ″レベルなる期間（ハ）でＭＮ５をオ
ンさせることにより、１１とｔ、の対称性を改善するこ
とができる。
第４図は本発明の第３の実施例における多入力ＣＭＯＳ
ゲート回路の構成を示す回路図である。この回路は、ノ
ードｂ２〜ｂ４につく寄生容量０２〜Ｃ４の充電を行な
うＰｃｈ ＭＯＳＴ ＭＰ３を第１の電源ＶＤＤとノー
ドｂ２との間に介装し−でそのゲートをＭＰＩと同じ入
力端子ａ１に接続する構成としたものである。これによ
り、カウンタの計数途上におけるＣ１からＣ２〜ｃ４へ
の電荷分配を防止でき、誤動作が起さない構成とするこ
とができる。即ち、 ｃｌの充電をＭＰＩ。
ゲート回路の構成を示す回路図である。この回路は、ノ
ードｂ２〜ｂ４につく寄生容量０２〜Ｃ４の充電を行な
うＰｃｈ ＭＯＳＴ ＭＰ３を第１の電源ＶＤＤとノー
ドｂ２との間に介装し−でそのゲートをＭＰＩと同じ入
力端子ａ１に接続する構成としたものである。これによ
り、カウンタの計数途上におけるＣ１からＣ２〜ｃ４へ
の電荷分配を防止でき、誤動作が起さない構成とするこ
とができる。即ち、 ｃｌの充電をＭＰＩ。
ＭＰ２で行なうと同時に０２〜Ｃ４の充電をＭＰ３にて
行なうことができるため、ＭＮＩがオンするときにＣ１
からＣ２〜Ｃ４への電荷分配は起らない。
行なうことができるため、ＭＮＩがオンするときにＣ１
からＣ２〜Ｃ４への電荷分配は起らない。
第５図は本発明の第４の実施例における多入力ＣＭＯＳ
ゲート回路の構成を示す回路図である。この回路は、プ
リセット機能を有するカウンタの計数出力をデコードし
て、そのデコード出力によりカウンタの入力クロックを
禁止するループを形成する回路（例えばＰＩＩＭ回路な
ど）に適用する場合に、Ｐｃｈ ＭＯＳＴ ＭＰ４によ
りＣ１〜Ｃ４を強制充電する構成としたものである。Ｍ
Ｐ４は第１の電源ＶＤＤと出力端子ｂ１との間に介装し
てそのゲートにカウンタのプリセットパルス百を入力す
る接続とする。これにより、プリセットと同時に出力端
子ｂ１を″Ｌ″ルベルから”Ｈルベルに復起させること
ができ、誤動作を防止できる。
ゲート回路の構成を示す回路図である。この回路は、プ
リセット機能を有するカウンタの計数出力をデコードし
て、そのデコード出力によりカウンタの入力クロックを
禁止するループを形成する回路（例えばＰＩＩＭ回路な
ど）に適用する場合に、Ｐｃｈ ＭＯＳＴ ＭＰ４によ
りＣ１〜Ｃ４を強制充電する構成としたものである。Ｍ
Ｐ４は第１の電源ＶＤＤと出力端子ｂ１との間に介装し
てそのゲートにカウンタのプリセットパルス百を入力す
る接続とする。これにより、プリセットと同時に出力端
子ｂ１を″Ｌ″ルベルから”Ｈルベルに復起させること
ができ、誤動作を防止できる。
第６図は本発明の第５の実施例における多入力ＣＭＯＳ
ゲート回路の構成を示す回路図である。この回路は、第
７図に示す従来例から負荷トランジスタ札を削除した構
成としたものである。このように構成すれば、スルー電
流の流れる経路をカットでき、′Ｌ＠レベルの浮きＶＬ
が発生しないようにできる。但し、この場合の第２図に
示す期間（ロ）での“Ｈ”レベルの保持は、出力端子ｂ
１の寄生容量ｃ１による電荷ホールドで行なう。但し、
この回路は、期間（ロ）においてｃｌの電荷が放電しな
い条件で使用する必要があり１期間（ロ）が短時間でリ
ーク電流の少ないことが要求される。
ゲート回路の構成を示す回路図である。この回路は、第
７図に示す従来例から負荷トランジスタ札を削除した構
成としたものである。このように構成すれば、スルー電
流の流れる経路をカットでき、′Ｌ＠レベルの浮きＶＬ
が発生しないようにできる。但し、この場合の第２図に
示す期間（ロ）での“Ｈ”レベルの保持は、出力端子ｂ
１の寄生容量ｃ１による電荷ホールドで行なう。但し、
この回路は、期間（ロ）においてｃｌの電荷が放電しな
い条件で使用する必要があり１期間（ロ）が短時間でリ
ーク電流の少ないことが要求される。
また、この回路は、第４図、第５図に示す第３、第４実
施例のＰｃｈ ＭＯＳＴ ＭＰ３．ＭＰ４を用いる構成
が可能なことは言うまでもない。
施例のＰｃｈ ＭＯＳＴ ＭＰ３．ＭＰ４を用いる構成
が可能なことは言うまでもない。
なお、第３、第４の実施例には第２の実施例のＭＮ５を
併用しても良いことは言うまでもない、また１本発明の
実施例ではＮＡＮＩ）ゲート構成を示したが、Ｎｃｈ
ＭＯＳＴとＰｃｈ ＭＯＳＴの関係を逆にすることで。
併用しても良いことは言うまでもない、また１本発明の
実施例ではＮＡＮＩ）ゲート構成を示したが、Ｎｃｈ
ＭＯＳＴとＰｃｈ ＭＯＳＴの関係を逆にすることで。
負論理のＮＡＮＤゲート（即ち、ＮＯＲゲート）を構成
できることは言うまでもなく、この場合もｗ １． ｗ
レベルの浮きＶＬに対応する”Ｈ″レベル浮きＶＨは発
生しない。
できることは言うまでもなく、この場合もｗ １． ｗ
レベルの浮きＶＬに対応する”Ｈ″レベル浮きＶＨは発
生しない。
（発明の効果）
以上説明したように、本発明によれば、極性反転回路Ｉ
ＮＶの出力によりＰｃｈ ＭＯＳＴ ＭＰ２をオン・オ
フする簡単な回路追加により、“Ｌ”レベルの浮きＶＬ
を発生させない構成とすることができ、その実用的効果
は大きい。
ＮＶの出力によりＰｃｈ ＭＯＳＴ ＭＰ２をオン・オ
フする簡単な回路追加により、“Ｌ”レベルの浮きＶＬ
を発生させない構成とすることができ、その実用的効果
は大きい。
第１図、第３図、第４図、第５図、第６図はそれぞれ本
発明の第１、第２、第３、第４、第５の実施例における
多入力ＣＭＯＳゲート回路、第２図は第１図の動作波形
図、第７図は従来例の多入力ＣＭＯＳゲート回路、第８
図は第７図の動作波形図である。 ＭＮＩ〜ＭＮ５・・・ＮチャネルＭＯＳトランジスタ、
ＭＰＩ〜ＭＰ４・・・ＮチャネルＭＯＳトランジスタ、
ＩＮＶ・・・極性反転回路（インバータ）、ＶＤＤ・・
・第１電源、ＶＳＳ・・・第２電源。 特許出願人 松下電器産業株式会社 第１図 第２図 第３図 第４図 ■ｂコ 第５図 第６図 ｂｂ 第７図
発明の第１、第２、第３、第４、第５の実施例における
多入力ＣＭＯＳゲート回路、第２図は第１図の動作波形
図、第７図は従来例の多入力ＣＭＯＳゲート回路、第８
図は第７図の動作波形図である。 ＭＮＩ〜ＭＮ５・・・ＮチャネルＭＯＳトランジスタ、
ＭＰＩ〜ＭＰ４・・・ＮチャネルＭＯＳトランジスタ、
ＩＮＶ・・・極性反転回路（インバータ）、ＶＤＤ・・
・第１電源、ＶＳＳ・・・第２電源。 特許出願人 松下電器産業株式会社 第１図 第２図 第３図 第４図 ■ｂコ 第５図 第６図 ｂｂ 第７図
Claims (2)
- （１）複数の同極性のＭＯＳトランジスタを直列接続し
てそのゲートをそれぞれ入力端子とし、この直列接続さ
れたＭＯＳトランジスタ群の一端を第１の電源に接続す
ると共に他端を出力端子に接続し、前記出力端子と第２
の電源との間に前記ＭＯＳトランジスタ群とは逆極性で
前記ＭＯＳトランジスタ群のうち少なくとも１つとコン
プリメンタリ構成となるＭＯＳトランジスタを介装した
ことを特徴とする多入力ＣＭＯＳゲート回路。 - （２）複数の同極性のＭＯＳトランジスタを直列接続し
てそのゲートをそれぞれ入力端子とし、この直列接続さ
れたＭＯＳトランジスタ群の一端を第１の電源に接続す
ると共に他端を出力端子に接続し、前記出力端子と第２
の電源との間に前記ＭＯＳトランジスタ群とは逆極性で
前記ＭＯＳトランジスタ群のうち少なくとも１つとコン
プリメンタリ構成となるＭＯＳトランジスタを介装し、
このＭＯＳトランジスタと並列にこのＭＯＳトランジス
タと同極性のＭＯＳトランジスタを接続してそのゲート
に前記出力端子の出力を極性反転する極性反転回路の出
力を接続したことを特徴とする多入力ＣＭＯＳゲート回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60143915A JPH0626312B2 (ja) | 1985-07-02 | 1985-07-02 | 多入力ｃｍｏｓゲ−ト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60143915A JPH0626312B2 (ja) | 1985-07-02 | 1985-07-02 | 多入力ｃｍｏｓゲ−ト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS626532A true JPS626532A (ja) | 1987-01-13 |
| JPH0626312B2 JPH0626312B2 (ja) | 1994-04-06 |
Family
ID=15350051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60143915A Expired - Lifetime JPH0626312B2 (ja) | 1985-07-02 | 1985-07-02 | 多入力ｃｍｏｓゲ−ト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0626312B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005118134A (ja) * | 2003-10-14 | 2005-05-12 | Olympus Corp | 穿刺針及び超音波内視鏡システム |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5580922A (en) * | 1978-12-15 | 1980-06-18 | Mitsubishi Electric Corp | Complementary mos logic circuit |
| JPS581331A (ja) * | 1982-05-08 | 1983-01-06 | Toshiba Corp | 論理回路 |
| JPS6062238A (ja) * | 1983-09-14 | 1985-04-10 | Nec Corp | 論理回路 |
| JPS6070822A (ja) * | 1983-09-28 | 1985-04-22 | Hitachi Ltd | 半導体集積回路 |
-
1985
- 1985-07-02 JP JP60143915A patent/JPH0626312B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5580922A (en) * | 1978-12-15 | 1980-06-18 | Mitsubishi Electric Corp | Complementary mos logic circuit |
| JPS581331A (ja) * | 1982-05-08 | 1983-01-06 | Toshiba Corp | 論理回路 |
| JPS6062238A (ja) * | 1983-09-14 | 1985-04-10 | Nec Corp | 論理回路 |
| JPS6070822A (ja) * | 1983-09-28 | 1985-04-22 | Hitachi Ltd | 半導体集積回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005118134A (ja) * | 2003-10-14 | 2005-05-12 | Olympus Corp | 穿刺針及び超音波内視鏡システム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0626312B2 (ja) | 1994-04-06 |
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