JPH06275652A

JPH06275652A - 半導体装置の製造方法

Info

Publication number: JPH06275652A
Application number: JP4834693A
Authority: JP
Inventors: Masayuki Sonobe; 雅之園部
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 1993-03-09
Filing date: 1993-03-09
Publication date: 1994-09-30

Abstract

(57)【要約】【構成】半絶縁性GaAs基板２１の表面にはＳｉＯＮ膜４
１が形成される。ＳｉＯＮ膜４１においてショットキゲ
ート電極４９を形成すべき位置には、電極形成用孔４５
がフォトリソグラフィ技術によって形成される。ＳｉＯ
Ｎ膜４１上にはＳｉＮ膜４２が形成される。ＳｉＮ膜４
２は電極形成用孔４５の中央付近に窪み４６を有してい
る。レジスト３８をマスクとして異方性エッチングを行
うと、ＳｉＮ膜４２の窪み４６に対応する位置に孔４８
が形成され、この孔４８からGaAs基板２１が露出する。
蒸着によって孔４８内にゲート金属を埋め込むと、微小
なゲート長Ｌｇのショットキゲート電極４９が形成され
る。【効果】電極形成用孔４５の幅よりもゲート長Ｌｇを短
くすることができる。そのため、フォトリソグラフィ技
術による微細化の限界を超えて、ゲート長Ｌｇの短縮を
達成できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ショットキゲート型電
界効果トランジスタなどのように半導体基板上に電極が
設けられる構成の半導体装置の製造方法に関する。

【０００２】

【従来の技術】GaAs化合物半導体は、電子の移動度やド
リフト速度がＳｉの数倍大きいため、高速スイッチング
デバイスなどの材料に適している。このGaAs化合物半導
体を用いた装置のうちで、現在最も研究が進んでおり、
実用に供されているのは、ショットキゲート型電界効果
トランジスタ（ＭＥＳＦＥＴ：MEtal Semiconductor Fi
eld Effect Transistor ）である。

【０００３】このGaAsＭＥＳＦＥＴの基本的な構成は、
図５に示されている。半絶縁性GaAs基板１の表面付近の
所定領域にはＳｉなどのＮ型不純物を拡散して形成した
Ｎ型活性領域２が形成されている。Ｎ型活性領域２上に
は、GaAs基板１にショットキ接触するショットキゲート
電極３が形成されている。ショットキゲート電極３を挟
んで、ＳｉなどのＮ型不純物を高濃度に拡散した一対の
Ｎ⁺型高濃度不純物領域４，５がGaAs基板１内に形成さ
れている。この一対のＮ⁺型高濃度不純物領域４，５上
にはソースおよびドレイン用の電極６，７が形成されて
いる。この電極６，７は、Ｎ⁺型高濃度不純物領域４，
５にオーミック接触するものである。８は、GaAs基板１
の表面の変質を防止するための表面保護膜であり、たと
えば、ＳｉＯ₂やＳｉＯＮで構成されている。

【０００４】この構成では、ショットキゲート電極３に
印加される電圧により、ショットキゲート電極３とGaAs
基板１との界面付近に形成される空乏層９の広がりを制
御できる。これにより、ソース−ドレイン間に流れる電
流が制御される。図６は、ショットキゲート電極３の形
成方法を説明するための図である。まず、図６(a) に示
すように、GaAs基板１の表面に、ショットキゲート電極
３の形成位置に対応した窓１０を有するレジスト１１
が、フォトリソグラフィ技術を適用してパターン形成さ
れる。窓１０は、断面が逆テーパー形状を有している。

【０００５】次に、図６(b) に示すように、GaAs基板１
に対して垂直にゲート金属１２が蒸着され、GaAs基板１
にショットキ接触するショットキゲート電極３が形成さ
れる。そして、図６(c) に示すように、レジスト１１上
の金属１２がレジスト１１とともにリフトオフされ、基
板１上にはショットキゲート電極３が残される。

【０００６】

【発明が解決しようとする課題】GaAsＭＥＳＦＥＴの動
作速度を向上して高周波特性等の静特性を高めるために
は、ゲート長の短縮が必須の課題である。ところが、上
述のようなフォトリソグラフィ技術によってパターン形
成したレジスト１１をマスクとしてゲート金属を垂直蒸
着してショットキゲート電極３を形成する方法では、レ
ジスト１１を露光するとき露光源の波長によってゲート
長の短縮化が制限を受ける。具体的には、ゲート長を
０．３μｍ以下にすることができない。

【０００７】そこで、本発明の目的は、上述の技術的課
題を解決し、極めて微細な幅または長さで半導体基板に
接触する電極を形成することができる半導体装置の製造
方法を提供することである。

【０００８】

【課題を解決するための手段】上記の目的を達成するた
めの本発明の半導体装置の製造方法は、半導体基板の表
面に下層膜を形成する工程と、この下層膜の所定位置に
電極形成用孔を開孔する工程と、少なくとも上記電極形
成用孔内の上記半導体基板上に、上記電極形成用孔の中
央部付近に窪みを有する上層膜を形成する工程と、この
上層膜をエッチングし、上記窪みに対応する位置で上記
半導体基板の表面を露出させる工程と、上記電極形成用
孔の中央部付近において露出している上記半導体基板の
表面に接触するように電極用金属を堆積させて電極を形
成する工程とを含むことを特徴とする。

【０００９】

【作用】本発明によれば、半導体基板の表面には、先
ず、下層膜が形成され、この下層膜の所定位置に電極形
成用孔が開孔される。そして、この電極形成用孔内に、
その中央部付近に窪みを有する上層膜が形成される。こ
の上層膜をエッチングすると、窪みに対応する位置から
徐々に半導体基板の表面が露出する。この露出した半導
体基板の表面に接触するように電極用金属が堆積され、
電極が形成される。

【００１０】上層膜は電極形成用孔の中央部付近に窪み
を有しており、上層膜をエッチングすると窪みに対応す
る位置から徐々に半導体基板の表面が露出する。そのた
め、半導体基板が露出する領域は、電極形成用孔の大き
さよりも小さくすることができる。その結果、半導体基
板と電極との接触部分の幅または長さを、電極形成用孔
の幅または長さよりも小さくすることができる。

【００１１】

【実施例】以下では、本発明の実施例を、添付図面を参
照して詳細に説明する。図１、図２および図３は本発明
の一実施例の半導体装置の製造方法を工程順に示す断面
図である。本実施例では、GaAsショットキゲート型電界
効果トランジスタ（以下「GaAsＭＥＳＦＥＴ」とい
う。）が作成され、特に、ショットキゲート電極の形成
のために本発明の一実施例に係る製造方法が適用され
る。

【００１２】先ず、図１(a) に示すように、半絶縁性Ga
As基板２１の表面に、所定の間隔を開けて一対の窓２
２，２３を有するレジスト２４がパターン形成される。
そして、このレジスト２４をマスクとしてＮ型不純物と
してのＳｉイオンがGaAs基板２１に高濃度に注入され
る。さらに、レジスト２４が剥離された後に、図１(b)
に示すように、素子を形成すべき活性領域に対応した窓
２５を有するレジスト２６がパターン形成される。そし
て、このレジスト２６をマスクとしてＳｉイオンが低濃
度で注入される。このイオン注入の後には、レジスト２
６が剥離され、さらに、アルシン雰囲気中において７８
０℃〜８００℃の高温下でアニール処理が行われる。こ
れにより、図１(c) に示すように、注入されたＳｉイオ
ンが活性化され、Ｎ型活性領域２７および一対のＮ⁺型
高濃度不純物領域２８，２９が形成される。

【００１３】この状態から、図１(c) に示すように、レ
ジスト３０がパターン形成される。このレジスト３０
は、Ｎ⁺型高濃度不純物領域２８，２９の直上の位置
に、窓３１，３２を有している。これらの窓３１，３２
は、GaAs基板２１に近づくほど断面積が漸増するような
逆テーパー形状を有している。このような逆テーパー形
状の窓３１，３２は、いわゆる画像反転法によって形成
することができる。この画像反転法については後述す
る。

【００１４】さらに、GaAs基板２１に向けて、垂直にオ
ーミック金属が蒸着されてオーミック金属層３３が形成
され、図１(c) の状態となる。金属を垂直に蒸着させる
には、たとえば、電子ビーム加熱式蒸着法や抵抗加熱式
蒸着法を用いればよい。オーミック金属層３３は、たと
えば下層側にAuGe（たとえば４０００Å）を堆積させ、
上層側にNi（たとえば５０Å）を堆積させた２層構造の
膜である。

【００１５】図１(c) の状態から、リフトオフ法によっ
てレジスト３０とともにレジスト３０上のオーミック金
属層３３が除去される。そして、GaAs基板２１上に残さ
れたオーミック金属層３３にアロイ処理が施され、図２
(d) に示すように、Ｎ⁺型高濃度不純物領域２８，２９
にオーミック接触するソース電極３５およびドレイン電
極３６が形成される。アロイ処理は、たとえば、Ｎ₂雰
囲気中で４５０℃程度の温度下で５分〜１０分間熱処理
することにより行える。

【００１６】この状態から、次に、図２(d) に示されて
いるように、GaAs基板１の表面を覆うように下層膜とし
てのＳｉＯＮ膜４１がＣＶＤ法（化学的気相成長法）に
よって形成される。ＳｉＯＮ膜４１の膜厚はたとえば２
０００Å程度とされる。このＳｉＯＮ膜４１の表面に
は、フォトリソグラフィ技術によって、一対のＮ⁺型高
濃度不純物領域２８，２９の間のショットキゲート電極
を形成すべき位置に窓４３を有するレジスト４４がパタ
ーン形成される。窓４３のゲート長方向（図２の左右方
向）の幅ｘは、０．４μｍ程度とされる。この幅ｘの最
小値は、レジスト４４を露光する際に用いられる露光源
から発生される光の波長（たとえば０．３６μｍ）より
も小さい値をとることはできない。

【００１７】この状態から、ＲＩＥ（反応性イオンエッ
チング）法によって、ＳｉＯＮ膜４１の異方性エッチン
グが行われる。そして、レジスト４４を剥離すると、図
２(e) の状態となる。すなわち、ＳｉＯＮ膜４１は、シ
ョットキゲート電極を形成すべき位置に幅ｘの電極形成
用孔４５が形成された状態となる。次に、図２(f) に示
されているように、ＳｉＯＮ膜４１上および電極形成用
孔４５から露出しているGaAs基板２１の表面を被覆する
ように、上層膜としてのＳｉＮ膜４２が形成される。こ
のＳｉＮ膜４２は、電極形成用孔４５の中央部付近に窪
み４６を有するように形成される。具体的には、ＳｉＮ
膜４２の膜厚ｔを、電極形成孔４５のゲート長方向の幅
ｘの１／２程度に選択すればよい。たとえば、幅ｘが
０．４μｍ程度であれば、膜厚ｔは２０００Å〜３００
０Åとされる。

【００１８】この状態から、図３(g) に示すように、レ
ジスト３８がパターン形成される。このレジスト３８も
上述の画像反転法によりパターニングされたもので、電
極形成用孔４５の直上の位置に形成された逆テーパー形
状の窓３９を有している。さらに、レジスト３８をマス
クとしてＲＩＥ法による異方性エッチングが行われる。
この異方性エッチングによって、窓３９から露出してい
るＳｉＮ膜４２がエッチングされる。エッチングの進行
に伴い、図３(g) において参照符号４０で示すように、
窪み４６の部分からGaAs基板２１が露出することにな
る。この段階で、異方性エッチングは終了させられる。

【００１９】次に、図３(h) に示すように、垂直蒸着法
により、ゲート金属層４７が堆積させられる。ゲート金
属層４７は、たとえば、下層をＴｉ層（１０００Å）、
中層をＰｔ層（５００Å）、上層をＡｕ（２５００Å）
などとした３層構造の膜である。この後に、図３(i) に
示すように、レジスト３８とともにその上のゲート金属
層４７がリフトオフされ、電極形成用孔４５内のＳｉＮ
膜４２に形成された孔４８内には、Ｎ型活性領域２７に
ショットキ接触するショットキゲート電極４９が形成さ
れる。この状態から、全面に保護膜６５が形成され、さ
らに、ソース電極３５およびドレイン電極３６の上方に
コンタクト孔６６，６７がそれぞれ形成される。そし
て、コンタクト孔６６，６７に金属配線６８，６９が埋
め込まれて、GaAsＭＥＳＦＥＴが完成する。

【００２０】このようにして作成されたGaAsＭＥＳＦＥ
Ｔでは、ショットキゲート電極４９がGaAs基板２１と接
触している幅、すなわちゲート長Ｌｇは、フォトリソグ
ラフィ技術を適用して形成された電極形成用孔４５の幅
ｘよりも極めて短くなっている（たとえば、Ｌｇを０．
２μｍ程度とすることができる。）。したがって、フォ
トリソグラフィによるレジスト４４（図２(d) ）のパタ
ーニングの際に用いる露光源からの光の波長よりも、ゲ
ート長Ｌｇを短くすることができる。すなわち、露光源
の波長によって制限される微細化の限界を超えて、ゲー
ト長Ｌｇの短縮を達成できる。

【００２１】しかも、図３(i) に示されているように、
ショットキゲート電極４９の断面形状は略Ｔ字状である
から、このショットキゲート電極４９は充分に大きな断
面積を有することができる。すなわち、低抵抗に形成で
きる。このようにして、低抵抗でかつゲート長Ｌｇが極
めて短いショットキゲート電極４９をGaAs基板２１の表
面に形成することができるから、本実施例の方法に従っ
て作成されたGaAsＭＥＳＦＥＴは、良好な静特性を有す
ることができる。すなわち、高周波特性が良好になり、
また、ゲート電圧の変動に対するソース・ドレイン間電
流の変化率に対応したいわゆるＫ値を大きくすることが
できるから、高速動作を実現できるとともに、ノイズを
抑制することができる。

【００２２】図４は上述の画像反転法を説明するための
簡略化した断面図である。まず、図４(a) に示すように
基板５１の表面にポジ型レジスト６０を塗布し、図４
(b) に示すように窓開けすべき領域にマスク５２を配置
して露光する。この状態で現像処理を行うと、図４(f)
のように断面が台形状のレジストパターンが得られる。
画像反転法では、図４(b) の状態から直ちに現像処理を
行うのではなく、この状態から熱処理（たとえば、１１
５℃で９０秒間）が施される。この処理により、図４
(b) の工程で露光された領域５３のレジスト６０は、そ
の後に露光および現像処理を受けても溶解しにくい物質
に変化する。

【００２３】そこで、図４(d) に示すように、全面露光
が施される。そして、その後に現像処理を行うと、図４
(e) に示すように、図４(b) の露光工程では遮蔽されて
いた領域５４のレジスト６０が溶解する。すなわち、図
４(f) の場合とは全く逆の状態のレジストパターンが得
られる。このレジストパターンは、最初の露光工程にお
いてマスク５２で遮蔽された部分に逆テーパー形状の窓
５５を有することになる。

【００２４】本発明の実施例の説明は以上のとおりであ
るが、本発明は上記の実施例に限定されるものではな
い。たとえば、上記の実施例では、上層膜としてのＳｉ
Ｎ膜４２はGaAs基板２１の全面にわたる領域に形成され
ているが、ＳｉＮ膜４２を電極形成用孔４５の付近の領
域のみに形成してもよい。また、上記の実施例では、Ga
AsＭＥＳＦＥＴのショットキゲート電極４９の形成のた
めに本発明が適用されているが、本発明は、GaAsＭＥＳ
ＦＥＴに限らず任意の半導体装置の製造に適用すること
ができる。すなわち、半導体基板表面に微小な幅または
長さで接触させるべき電極を形成する場合に対して広く
適用可能であり、とりわけ、フォトリソグラフィにおい
て使用される露光源の光の波長よりも微細な電極をパタ
ーン形成したい場合に有効に適用することができる。

【００２５】その他、本発明の要旨を変更しない範囲で
種々の設計変更を施すことができる。

【００２６】

【発明の効果】以上のように本発明によれば、半導体基
板の表面に電極形成用孔を有する下層膜が形成され、少
なくとも電極形成用孔内に上層膜が形成される。この上
層膜は電極形成用孔の中央部付近に窪みを有しているの
で、上層膜をエッチングすると窪みに対応する位置から
徐々に半導体基板の表面が露出する。そのため、半導体
基板が露出する領域は、電極形成用孔の大きさよりも小
さくすることができ、半導体基板と電極との接触部分の
幅または長さを、電極形成用孔の幅または長さよりも小
さくすることができる。

【００２７】このようにして、たとえば、電極形成用孔
を可能な限り微細に形成しておけば、それよりもさらに
微小な幅または長さで半導体基板に接触する電極を形成
することができる。

【図面の簡単な説明】

【図１】本発明の一実施例の半導体装置の製造方法を工
程順に示す断面図である。

【図２】図１の工程つづく製造工程を工程順に示す断面
図である。

【図３】図２の工程に続く製造工程を工程順に示す断面
図である。

【図４】逆テーパー形状の窓を有するレジストを形成す
るためのいわゆる画像反転法を説明するための断面図で
ある。

【図５】GaAsショットキゲート型電界効果トランジスタ
の構成を示す断面図である。

【図６】ショットキゲート電極を形成するための従来の
方法を工程順に示す断面図である。

【符号の説明】

２１半絶縁性GaAs基板４１ＳｉＯＮ膜（下層膜）４２ＳｉＮ膜（上層膜）４４レジスト４５電極形成用孔４６窪み４９ショットキゲート電極

Claims

【特許請求の範囲】

【請求項１】半導体基板の表面に下層膜を形成する工程
と、この下層膜の所定位置に電極形成用孔を開孔する工程
と、少なくとも上記電極形成用孔内の上記半導体基板上に、
上記電極形成用孔の中央部付近に窪みを有する上層膜を
形成する工程と、この上層膜をエッチングし、上記窪みに対応する位置で
上記半導体基板の表面を露出させる工程と、上記電極形成用孔の中央部付近において露出している上
記半導体基板の表面に接触するように電極用金属を堆積
させて電極を形成する工程とを含むことを特徴とする半
導体装置の製造方法。