JPS6372158A - 高速半導体装置の製造方法 - Google Patents
高速半導体装置の製造方法Info
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- JPS6372158A JPS6372158A JP61215055A JP21505586A JPS6372158A JP S6372158 A JPS6372158 A JP S6372158A JP 61215055 A JP61215055 A JP 61215055A JP 21505586 A JP21505586 A JP 21505586A JP S6372158 A JPS6372158 A JP S6372158A
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- H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H10D48/36—Unipolar devices
- H10D48/362—Unipolar transistors having ohmic electrodes on emitter-like, base-like, and collector-like regions, e.g. hot electron transistors [HET], metal base transistors [MBT], resonant tunnelling transistors [RTT], bulk barrier transistors [BBT], planar doped barrier transistors [PDBT] or charge injection transistors [CHINT]
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- Bipolar Transistors (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は、高速半導体装置の製造方法に於いて、Ｉ ｎ
Ｇ ａ Ａ、ｓ層の選択的エツチングを行うに際して
ドライ・エッチング法を適用し、その下地であり且つヘ
テロ接合を生成させる為のＩｎ（Ａβ８Ｇａ、−Ｘ）Ａ
ｓ （０＜ｘ≦１）からなるバリヤ層をエツチング・
ストッパとして利用することを可能にして、その結果、
前記Ｉ ｎ （Ａ Ｉ ＸＧ ａ Ｉ−Ｘ ）Ａｓ
（０＜Ｘ≦１）バリヤ層の下地になっている薄いＩｎＧ
ａＡｓベース層が損傷されるのを防止できるようにした
。
Ｇ ａ Ａ、ｓ層の選択的エツチングを行うに際して
ドライ・エッチング法を適用し、その下地であり且つヘ
テロ接合を生成させる為のＩｎ（Ａβ８Ｇａ、−Ｘ）Ａ
ｓ （０＜ｘ≦１）からなるバリヤ層をエツチング・
ストッパとして利用することを可能にして、その結果、
前記Ｉ ｎ （Ａ Ｉ ＸＧ ａ Ｉ−Ｘ ）Ａｓ
（０＜Ｘ≦１）バリヤ層の下地になっている薄いＩｎＧ
ａＡｓベース層が損傷されるのを防止できるようにした
。
本発明は、化合物半導体としてＩｎＧａＡｓ／ＩｎＡ＃
ＧａＡｓ系を用いたホット・エレクトロン・トランジス
タ（ｈｏｔ ｅｌｅｃｔｒｏｎｔｒａｎｓ ｉｓ ｔ
ｏｒ ：ＨＥＴ）と呼ばれる高速半導体装置を製造する
方法の改良に関する。
ＧａＡｓ系を用いたホット・エレクトロン・トランジス
タ（ｈｏｔ ｅｌｅｃｔｒｏｎｔｒａｎｓ ｉｓ ｔ
ｏｒ ：ＨＥＴ）と呼ばれる高速半導体装置を製造する
方法の改良に関する。
従来、化合物半導体としてＧ ａ Ａ ｓ ／ Ａ Ｉ
Ｇ ａＡｓ系を用い、Ａｊ２ＧａＡｓをエミッタ側バ
リヤ層及びコレクタ側バリヤとしたＨＥＴが知られてい
る。
Ｇ ａＡｓ系を用い、Ａｊ２ＧａＡｓをエミッタ側バ
リヤ層及びコレクタ側バリヤとしたＨＥＴが知られてい
る。
このＨＥＴでは、ｒ谷−Ｌ谷間の分離エネルギが小さい
為、電子の注入エネルギを大きくした場合、電子がｒ谷
からし谷に移行し易い旨の欠点がある。
為、電子の注入エネルギを大きくした場合、電子がｒ谷
からし谷に移行し易い旨の欠点がある。
若し、電子がＬ谷に移行すれば、その実効質量が増加し
、従って、インター・バレー（ｉｎｔｅｒ ｖａｌｌｅ
ｙ）散乱を受は易（なり、その結果、走行速度が低下し
、また、ベース中で消滅する率が高くなるから、スイッ
チング・スピードの低下や電流利得ｈＦｔの低下を招来
する。
、従って、インター・バレー（ｉｎｔｅｒ ｖａｌｌｅ
ｙ）散乱を受は易（なり、その結果、走行速度が低下し
、また、ベース中で消滅する率が高くなるから、スイッ
チング・スピードの低下や電流利得ｈＦｔの低下を招来
する。
そこで、このような欠点を回避する為、化合物半導体と
してＩ ｎ Ｇ ａ Ａ Ｓ ／ Ｉ ｎ Ａ Ｉ Ｇ
ａ Ａ Ｓ系を用い、ＩｎＡｊ！ＧａＡｓをエミッタ
側バリヤ層及びコレクタ側バリヤ層としたＨＥＴが開発
された。
してＩ ｎ Ｇ ａ Ａ Ｓ ／ Ｉ ｎ Ａ Ｉ Ｇ
ａ Ａ Ｓ系を用い、ＩｎＡｊ！ＧａＡｓをエミッタ
側バリヤ層及びコレクタ側バリヤ層としたＨＥＴが開発
された。
このＨＥＴでは、ＧａＡｓ／Ａｊ！ＧａＡｓ系を用いた
ＨＥＴの場合、と全く逆のことが言える。即ち、ｒ谷−
Ｌ谷間の分離エネルギは大である為、電子の注入エネル
ギを大きくすることができ、従って、電流増幅率ｈｒＥ
を向上することができるものである。
ＨＥＴの場合、と全く逆のことが言える。即ち、ｒ谷−
Ｌ谷間の分離エネルギは大である為、電子の注入エネル
ギを大きくすることができ、従って、電流増幅率ｈｒＥ
を向上することができるものである。
前記したＩ ｎＧａＡｓ／Ｉ ｎＡｌＧａＡｓ系のＨＥ
Ｔに於いては、ｎ型１ ｎＧａＡ３エミツタ層の下にｉ
型１ｎＡＪＧａＡｓエミッタ側バリヤ層が、また、その
更に下にｎ型Ｉ ｎＧａＡｓベース層が存在し、そのベ
ース層からベース電極を取り出すには、エミツタ層及び
エミッタ側バリヤ層をメサ・エツチングしてベース層を
表出しなければならない。
Ｔに於いては、ｎ型１ ｎＧａＡ３エミツタ層の下にｉ
型１ｎＡＪＧａＡｓエミッタ側バリヤ層が、また、その
更に下にｎ型Ｉ ｎＧａＡｓベース層が存在し、そのベ
ース層からベース電極を取り出すには、エミツタ層及び
エミッタ側バリヤ層をメサ・エツチングしてベース層を
表出しなければならない。
従来、そのようなメサ・エツチングを行うには、エッチ
ャントをフッ酸系エツチング液とするウェット・エッチ
ング法を適用しているが、ＩｎＧａＡｓのエツチング・
レートと７ ｎＡｌＧａＡｓのそれとは大差なく、しか
も、エツチングすべきエミツタ層及びエミッタ側バリヤ
層の厚さは、その両方で２２５０ Ｃ人〕以上にもなり
、それに対して、ベース層は２００〔人〕〜１０００
（人〕の厚さである為、制御性良く前記メサ・エツチン
グを行うことは甚だ困難であり、ベース層が損傷された
り、また、特に薄いベース層の場合には、突き抜けを生
じたりする。
ャントをフッ酸系エツチング液とするウェット・エッチ
ング法を適用しているが、ＩｎＧａＡｓのエツチング・
レートと７ ｎＡｌＧａＡｓのそれとは大差なく、しか
も、エツチングすべきエミツタ層及びエミッタ側バリヤ
層の厚さは、その両方で２２５０ Ｃ人〕以上にもなり
、それに対して、ベース層は２００〔人〕〜１０００
（人〕の厚さである為、制御性良く前記メサ・エツチン
グを行うことは甚だ困難であり、ベース層が損傷された
り、また、特に薄いベース層の場合には、突き抜けを生
じたりする。
本発明は、前記のようなメサ・エツチングを行う場合、
所要半導体層の表面が損傷されることなく確実に露出す
ることが可能な高速半導体装置の製造方法を提供する。
所要半導体層の表面が損傷されることなく確実に露出す
ることが可能な高速半導体装置の製造方法を提供する。
本発明に依る高速半導体装置の製造方法に於いては、ヘ
テロ接合を生成するべく順に積層されているＩ ｎ （
ＡＮ、Ｇａｔ−ｘ ）Ａｓ （０＜ｘ≦１）層（例えば
Ｉ ｎＡｆＧａＡｓエミッタ側バリヤ層５）とＩｎＧａ
ＡｓＪｉ！（例えばｎ＋梨型１ｎＧａＡエミッタ層６）
とを選択的にエツチングするに際し、先ず、ドライ・エ
ッチング法（例えばＣＣβ２Ｆ２をエツチング・ガスと
する反応性イオン・エツチング法）にてＩｎＧａＡｓ層
のエツチングを行ってＩｎ ＜Ａｌｘ Ｇａ１−ｘ ）
Ａｓ （０＜ｘ≦１）層に達した際に停止さす、次い
で、ウェット・エッチング法でＩ ｎ （Ａ ｌｘ Ｇ
ａ ｌ−Ｘ ） Ａ ｓ（０〈ｘ≦１）層をエツチン
グする工程が含まれてなる構成になっている。
テロ接合を生成するべく順に積層されているＩ ｎ （
ＡＮ、Ｇａｔ−ｘ ）Ａｓ （０＜ｘ≦１）層（例えば
Ｉ ｎＡｆＧａＡｓエミッタ側バリヤ層５）とＩｎＧａ
ＡｓＪｉ！（例えばｎ＋梨型１ｎＧａＡエミッタ層６）
とを選択的にエツチングするに際し、先ず、ドライ・エ
ッチング法（例えばＣＣβ２Ｆ２をエツチング・ガスと
する反応性イオン・エツチング法）にてＩｎＧａＡｓ層
のエツチングを行ってＩｎ ＜Ａｌｘ Ｇａ１−ｘ ）
Ａｓ （０＜ｘ≦１）層に達した際に停止さす、次い
で、ウェット・エッチング法でＩ ｎ （Ａ ｌｘ Ｇ
ａ ｌ−Ｘ ） Ａ ｓ（０〈ｘ≦１）層をエツチン
グする工程が含まれてなる構成になっている。
前記手段を採ることに依り、前記Ｉｎ（Ａ／ＸＣＦａｌ
−Ｘ ）Ａｓ （０＜Ｘ≦１）層の下地になっている
ＩｎＧａＡｓ層に損傷を与えずに高精度で表面を選択的
に露出させることが可能となり、従って、そこから容易
且つ確実に電極を取り出すことができるから、ＨＥＴの
ような高速半導体装置のベース電極を形成する技術とし
て好適である。
−Ｘ ）Ａｓ （０＜Ｘ≦１）層の下地になっている
ＩｎＧａＡｓ層に損傷を与えずに高精度で表面を選択的
に露出させることが可能となり、従って、そこから容易
且つ確実に電極を取り出すことができるから、ＨＥＴの
ような高速半導体装置のベース電極を形成する技術とし
て好適である。
第１図乃至第４図は本発明一実施例を解説する為の工程
要所に於けるＨＥＴの要部切断側面図を表し、以下、こ
れ等の図を参照しつつ説明する。
要所に於けるＨＥＴの要部切断側面図を表し、以下、こ
れ等の図を参照しつつ説明する。
第１図参照
（１） 分子線エピタキシャル成長（ｍｏｌｅｃｕｌ
ａｒ ｂｅａｍ ｅｐｉｔａｘｙ：ＭＢＥ）を適用
することに依り、ＩｎＰ基板１上にｎ＋型ＩｎＧａＡｓ
コレクタ層２、ｉ型ＩｎＡｌ！ＧａＡｓコレクタ側バリ
ヤ層３、ｎ型１ｎＧａＡｓベ一ス層４、ｉ型１ ｎ Ａ
ｊ！ Ｇ ａ Ａ ｓエミッタ側バリヤ層５、ｎ＋型
ＩｎＣｒａＡｓエミフタ層６を成長させる。
ａｒ ｂｅａｍ ｅｐｉｔａｘｙ：ＭＢＥ）を適用
することに依り、ＩｎＰ基板１上にｎ＋型ＩｎＧａＡｓ
コレクタ層２、ｉ型ＩｎＡｌ！ＧａＡｓコレクタ側バリ
ヤ層３、ｎ型１ｎＧａＡｓベ一ス層４、ｉ型１ ｎ Ａ
ｊ！ Ｇ ａ Ａ ｓエミッタ側バリヤ層５、ｎ＋型
ＩｎＣｒａＡｓエミフタ層６を成長させる。
この場合の各半導体層に関する主要データを例示すると
次の通りである。
次の通りである。
■ コレクタ層２について
厚さ：３０００ （人〕
不純物濃度： ５ Ｘ １０Ｉ８（ｃＩｎ−”）■ コ
レクタ側バリヤ層３について 厚さ：１０００（人〕〜３０００ （人〕■ ベース
層４について 厚さ：２００ Ｃ人〕〜１０００ （人〕不純物濃
度： ｌ Ｘ Ｉ Ｑ１０（ｃｍ−’）（４）エミッタ
側バリヤ層５について 厚さ：２５０（人〕 （５）エミツタ層６について 厚さ：２０００ （人〕 不純物濃度： ５ Ｘ Ｉ Ｑ１０（ａｍ−”）第２図
参照 （２）通常のフォト・リソグラフィ技術に於けるレジス
ト・プロセスを適用することに依り、エツチング・マス
クとなるフォト・レジスト膜１０を形成する。
レクタ側バリヤ層３について 厚さ：１０００（人〕〜３０００ （人〕■ ベース
層４について 厚さ：２００ Ｃ人〕〜１０００ （人〕不純物濃
度： ｌ Ｘ Ｉ Ｑ１０（ｃｍ−’）（４）エミッタ
側バリヤ層５について 厚さ：２５０（人〕 （５）エミツタ層６について 厚さ：２０００ （人〕 不純物濃度： ５ Ｘ Ｉ Ｑ１０（ａｍ−”）第２図
参照 （２）通常のフォト・リソグラフィ技術に於けるレジス
ト・プロセスを適用することに依り、エツチング・マス
クとなるフォト・レジスト膜１０を形成する。
（３） ＣＣ１２Ｆ ２をエツチング・ガスとする反
応性イオン・エツチング（ｒｅａｃｔｉｖｅ ｉｏｎ
ｅｔｃｈｉｎｇ：ＲＩＥ）法を適用することに依り
、フォト・レジスト膜１０をマスクとしてｎ＋型ＩｎＧ
ａＡＳエミッタＩＷ６をメサ状にエツチングする。
応性イオン・エツチング（ｒｅａｃｔｉｖｅ ｉｏｎ
ｅｔｃｈｉｎｇ：ＲＩＥ）法を適用することに依り
、フォト・レジスト膜１０をマスクとしてｎ＋型ＩｎＧ
ａＡＳエミッタＩＷ６をメサ状にエツチングする。
エツチング・ガスとしてＣＣｌ２Ｆ２を用いた場合、ｌ
ｎＱａＡｓ ： Ｉ ｎＡｊ！ＧａＡｓのエツチング
選択比を約５：１とすることができ、エツチングをＩｎ
ＡｆＧａＡｓエミッタ側バリヤ層５の表面で停止させる
ことは容易である。
ｎＱａＡｓ ： Ｉ ｎＡｊ！ＧａＡｓのエツチング
選択比を約５：１とすることができ、エツチングをＩｎ
ＡｆＧａＡｓエミッタ側バリヤ層５の表面で停止させる
ことは容易である。
この場合のエツチング条件を例示すると次の通りである
。
。
高周波型カニ２００（Ｗ）
ガス圧：３（Ｐａ）
ＣＣ７！２Ｆ２流量： ４０ （ＳＣＣＭ）（ｓｔａｎ
ｄａｒｄ ｃｕｂ ｉｃ ｃｅｎｔｉｍｅｔｅ ｒ ｐｅｒ ｍ１ｎｕｔｅ ：ＳＣＣＭ） 第３図参照 （４）エッチャントをフン酸系（ＨＦ＋Ｈ２Ｏ２十Ｈ２
０）エツチング液とするウェット・エッチング法を適用
することに依り、エミッタ側バリヤ層５のエツチングを
行う。
ｄａｒｄ ｃｕｂ ｉｃ ｃｅｎｔｉｍｅｔｅ ｒ ｐｅｒ ｍ１ｎｕｔｅ ：ＳＣＣＭ） 第３図参照 （４）エッチャントをフン酸系（ＨＦ＋Ｈ２Ｏ２十Ｈ２
０）エツチング液とするウェット・エッチング法を適用
することに依り、エミッタ側バリヤ層５のエツチングを
行う。
°エミッタ側バリヤ層５の厚さは２５０ 〔人〕である
から、通常のウェット・エッチング法を用いても、かな
り高精度でエツチングすることができる。
から、通常のウェット・エッチング法を用いても、かな
り高精度でエツチングすることができる。
第４図参照
（５） コレクタ電極を取り出す為のコレクタ層９を
表出するメサ・エツチング、素子間分離を行う為のメサ
・エツチングなどを行ってから、通常の技法、例えば真
空蒸着法及びリフト・オフ法等を適用してエミッタ電極
７、ベース電極８、コレクタ電極９を形成する。尚、ベ
ース層４、コレクタ側バリヤＮ３をメサ・エツチングし
てコレクタ層９の一部を表出させる際、通常のウェット
・エッチング法を適用しても、コレクタＮ２は充分に厚
いので問題はない。
表出するメサ・エツチング、素子間分離を行う為のメサ
・エツチングなどを行ってから、通常の技法、例えば真
空蒸着法及びリフト・オフ法等を適用してエミッタ電極
７、ベース電極８、コレクタ電極９を形成する。尚、ベ
ース層４、コレクタ側バリヤＮ３をメサ・エツチングし
てコレクタ層９の一部を表出させる際、通常のウェット
・エッチング法を適用しても、コレクタＮ２は充分に厚
いので問題はない。
本発明に依る高速半導体装置の製造方法に於いては、Ｉ
ｎＧａＡｓ層の選択的エツチングを行うに際してドライ
・エッチング法を適用することに依って、その下地であ
り且つペテロ接合を生成させる為のＩ ｎ （ＡＡ’Ｘ
Ｇａｐ−ｘ ） Ａｓ （０＜ ｘ≦１）からなるバ
リヤ層をエツチング・ストッパとして利用できる構成に
なっている。
ｎＧａＡｓ層の選択的エツチングを行うに際してドライ
・エッチング法を適用することに依って、その下地であ
り且つペテロ接合を生成させる為のＩ ｎ （ＡＡ’Ｘ
Ｇａｐ−ｘ ） Ａｓ （０＜ ｘ≦１）からなるバ
リヤ層をエツチング・ストッパとして利用できる構成に
なっている。
前記構成を採ることに依り、前記Ｉｎ（Ａ１えＧａｐ−
、）Ａｓ （０＜ｘ≦１）層の下地になッテいるＩｎ
ＧａＡｓ層に損傷を与えずに高精度で表面を選択的に露
出させることが可能となり、従って、そこから容易且つ
確実に電極を取り出すことができるから、ＨＥＴのよう
な高速半導体装置のベース電極を形成する技術として好
適である。
、）Ａｓ （０＜ｘ≦１）層の下地になッテいるＩｎ
ＧａＡｓ層に損傷を与えずに高精度で表面を選択的に露
出させることが可能となり、従って、そこから容易且つ
確実に電極を取り出すことができるから、ＨＥＴのよう
な高速半導体装置のベース電極を形成する技術として好
適である。
第１図乃至第４図は本発明一実施例を説明する為の工程
要所に於けるＨＥＴの要部切断側面図を表している。 図に於いて、１はＩｎＰ基板、２はｎ＋型ＩｎＧａＡｓ
コレクタ層、３はｉ型！ ｎ Ａ Ａ Ｇ ａ Ａ ｓ
コレクタ側バリヤ層、４はｎ型１ｎＧａＡｓベ一ス層、
５はｉ型ＩｎＡｊ！ＧａＡｓエミッタ側バリヤ層、６は
ｎ＋型１ ｎＧａＡｓ！ＧａＡｓコレクタ層ッタ電極、
８はベース電極、９はコレクタ電極、１０はフォト・レ
ジスト膜をそれぞれ示している。
要所に於けるＨＥＴの要部切断側面図を表している。 図に於いて、１はＩｎＰ基板、２はｎ＋型ＩｎＧａＡｓ
コレクタ層、３はｉ型！ ｎ Ａ Ａ Ｇ ａ Ａ ｓ
コレクタ側バリヤ層、４はｎ型１ｎＧａＡｓベ一ス層、
５はｉ型ＩｎＡｊ！ＧａＡｓエミッタ側バリヤ層、６は
ｎ＋型１ ｎＧａＡｓ！ＧａＡｓコレクタ層ッタ電極、
８はベース電極、９はコレクタ電極、１０はフォト・レ
ジスト膜をそれぞれ示している。
Claims (1)
- 【特許請求の範囲】 ヘテロ接合を生成するべく順に積層されたＩｎ（Ａｌ＿
ｘＧａ＿１＿−＿ｘ）Ａｓ（０＜ｘ≦１）層とＩｎＧａ
Ａｓ層とを選択的にエッチングするに際し、先ず、ドラ
イ・エッチング法にてＩｎＧａＡｓ層のエッチングを行
ってＩｎ（Ａｌ＿ｘＧａ＿１＿−＿ｘ）Ａｓ（０＜ｘ≦
１）層に達した際に停止させ、次に、ウェット・エッチ
ング法にてＩｎ（Ａｌ＿ｘＧａ＿１＿−＿ｘ）Ａｓ（０
＜ｘ≦１）層をエッチングする工程 が含まれてなることを特徴とする高速半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61215055A JPH0628314B2 (ja) | 1986-09-13 | 1986-09-13 | 高速半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61215055A JPH0628314B2 (ja) | 1986-09-13 | 1986-09-13 | 高速半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6372158A true JPS6372158A (ja) | 1988-04-01 |
| JPH0628314B2 JPH0628314B2 (ja) | 1994-04-13 |
Family
ID=16666014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61215055A Expired - Fee Related JPH0628314B2 (ja) | 1986-09-13 | 1986-09-13 | 高速半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0628314B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04101430A (ja) * | 1990-08-20 | 1992-04-02 | Matsushita Electric Ind Co Ltd | ヘテロ接合バイポーラトランジスタおよびその製造方法 |
| US5648294A (en) * | 1989-11-29 | 1997-07-15 | Texas Instruments Incorp. | Integrated circuit and method |
| US5837617A (en) * | 1993-04-30 | 1998-11-17 | Fujitsu Limited | Heterojunction compound semiconductor device and method of manufacturing the same |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07305704A (ja) * | 1994-05-12 | 1995-11-21 | Hasegawa Kogyosho:Kk | 木柄固定用楔 |
-
1986
- 1986-09-13 JP JP61215055A patent/JPH0628314B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5648294A (en) * | 1989-11-29 | 1997-07-15 | Texas Instruments Incorp. | Integrated circuit and method |
| JPH04101430A (ja) * | 1990-08-20 | 1992-04-02 | Matsushita Electric Ind Co Ltd | ヘテロ接合バイポーラトランジスタおよびその製造方法 |
| US5837617A (en) * | 1993-04-30 | 1998-11-17 | Fujitsu Limited | Heterojunction compound semiconductor device and method of manufacturing the same |
| US6153897A (en) * | 1993-04-30 | 2000-11-28 | Fujitsu Limited | Heterojunction compound semiconductor device and method of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0628314B2 (ja) | 1994-04-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |