JPH06283720A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06283720A JPH06283720A JP7161493A JP7161493A JPH06283720A JP H06283720 A JPH06283720 A JP H06283720A JP 7161493 A JP7161493 A JP 7161493A JP 7161493 A JP7161493 A JP 7161493A JP H06283720 A JPH06283720 A JP H06283720A
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Abstract
(57)【要約】
【構成】 半導体と半導体の酸化膜と半導体の窒化膜と
金属膜とが積層されて構成されるＭＮＯＳ型の素子を有
する半導体装置の製造方法において、半導体の上に酸化
膜と窒化膜と金属膜とを順次形成した後、金属膜の上に
レジストパターンを形成し、レジストパターンで被覆さ
れていない部分の金属膜をエッチングし、レジストパタ
ーンを除去した後に熱処理を施す工程を含んでいる半導
体装置の製造方法。 【効果】 半導体装置の多結晶Ｓｉ間に生じるリーク電
流を大幅に低減させることができる。従って、半導体装
置の場所による電荷の分布が正確に反映されるチャージ
アップモニタ用の素子を提供することができ、また各電
極の電荷蓄積量が安定した不揮発性メモリ素子を提供す
ることができる。
金属膜とが積層されて構成されるＭＮＯＳ型の素子を有
する半導体装置の製造方法において、半導体の上に酸化
膜と窒化膜と金属膜とを順次形成した後、金属膜の上に
レジストパターンを形成し、レジストパターンで被覆さ
れていない部分の金属膜をエッチングし、レジストパタ
ーンを除去した後に熱処理を施す工程を含んでいる半導
体装置の製造方法。 【効果】 半導体装置の多結晶Ｓｉ間に生じるリーク電
流を大幅に低減させることができる。従って、半導体装
置の場所による電荷の分布が正確に反映されるチャージ
アップモニタ用の素子を提供することができ、また各電
極の電荷蓄積量が安定した不揮発性メモリ素子を提供す
ることができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、より詳細にはＭＮＯＳ型の素子を有する半導体装
置の製造方法に関する。
関し、より詳細にはＭＮＯＳ型の素子を有する半導体装
置の製造方法に関する。
【０００２】
【従来の技術】従来より、Ｓｉ等の半導体基板上にキャ
リヤのトンネル効果による遷移が可能な薄い酸化膜が形
成され、その上に第２の絶縁膜としてＳｉ3 Ｎ4 等の窒
化物膜が形成されたＭＮＯＳ型の素子は、前記酸化膜と
前記窒化物膜との界面における電荷トラップの確率の高
さを利用して、半導体装置の製造におけるチャージアッ
プモニタ用の素子、あるいは不揮発性メモリ素子として
用いられている。
リヤのトンネル効果による遷移が可能な薄い酸化膜が形
成され、その上に第２の絶縁膜としてＳｉ3 Ｎ4 等の窒
化物膜が形成されたＭＮＯＳ型の素子は、前記酸化膜と
前記窒化物膜との界面における電荷トラップの確率の高
さを利用して、半導体装置の製造におけるチャージアッ
プモニタ用の素子、あるいは不揮発性メモリ素子として
用いられている。
【０００３】図３は、前記ＭＮＯＳ素子を模式的に示し
た断面図であり、図中、１１はＳｉ基板を示している。
Ｓｉ基板１１上には、数ｎｍ程度の薄いＳｉＯ2 膜１２
及び数十ｎｍ程度の厚みのＳｉ3 Ｎ4 膜１３が順次形成
され、その上に多結晶Ｓｉ電極１４が形成されている。
このＭＮＯＳ素子において、記憶に用いられる電荷のト
ラップ準位は、前述したようにＳｉＯ2 膜１２とＳｉ3
Ｎ4 膜１３との間に存在する。そして、キャリヤがＳｉ
基板１１よりトンネル効果による遷移を起こすのに充分
な電位差がＳｉ基板１１と多結晶Ｓｉ電極１４との間に
存在すると、ＳｉＯ2 膜１１とＳｉ3 Ｎ4 膜１３との間
にその一部が捕獲されるために一種のキャパシタが形成
される。この後、Ｓｉ基板１１と多結晶Ｓｉ電極１４と
の間に印加された電圧を取り除いても、Ｓｉ基板１１と
Ｓｉ3 Ｎ4 膜１３との間に捕獲された電荷に起因する一
定の電位差が残存し、この原理を応用して、例えば半導
体装置の各場所におけるチャージアップの状態をモニタ
することができ、さらに不揮発性のメモリ素子としても
使用することができる。
た断面図であり、図中、１１はＳｉ基板を示している。
Ｓｉ基板１１上には、数ｎｍ程度の薄いＳｉＯ2 膜１２
及び数十ｎｍ程度の厚みのＳｉ3 Ｎ4 膜１３が順次形成
され、その上に多結晶Ｓｉ電極１４が形成されている。
このＭＮＯＳ素子において、記憶に用いられる電荷のト
ラップ準位は、前述したようにＳｉＯ2 膜１２とＳｉ3
Ｎ4 膜１３との間に存在する。そして、キャリヤがＳｉ
基板１１よりトンネル効果による遷移を起こすのに充分
な電位差がＳｉ基板１１と多結晶Ｓｉ電極１４との間に
存在すると、ＳｉＯ2 膜１１とＳｉ3 Ｎ4 膜１３との間
にその一部が捕獲されるために一種のキャパシタが形成
される。この後、Ｓｉ基板１１と多結晶Ｓｉ電極１４と
の間に印加された電圧を取り除いても、Ｓｉ基板１１と
Ｓｉ3 Ｎ4 膜１３との間に捕獲された電荷に起因する一
定の電位差が残存し、この原理を応用して、例えば半導
体装置の各場所におけるチャージアップの状態をモニタ
することができ、さらに不揮発性のメモリ素子としても
使用することができる。
【０００４】次に、前記ＭＮＯＳ素子の製造方法につい
て説明する。図４−１（ａ）〜（ｃ）及び図４−２
（ｄ）〜（ｅ）は、前記ＭＮＯＳ素子の各製造工程を模
式的に示した断面図である。まず、Ｓｉ基板１１を酸素
雰囲気中で熱酸化し、Ｓｉ基板１１の表面にＳｉＯ2 膜
１２を形成する（図４−１（ａ））。
て説明する。図４−１（ａ）〜（ｃ）及び図４−２
（ｄ）〜（ｅ）は、前記ＭＮＯＳ素子の各製造工程を模
式的に示した断面図である。まず、Ｓｉ基板１１を酸素
雰囲気中で熱酸化し、Ｓｉ基板１１の表面にＳｉＯ2 膜
１２を形成する（図４−１（ａ））。
【０００５】次に、ＳｉＯ2 膜１２が形成されたＳｉ基
板１１の上に、例えばＳｉＨ4 とＮＨ3 とを用いたＣＶ
Ｄ法によりＳｉ3 Ｎ4 膜１３を形成し、さらにこのＳｉ
3 Ｎ4 膜１３の上に、例えばＳｉＨ4 を用いたＣＶＤ法
により多結晶Ｓｉ膜１４’を形成する（図４−１（ｂ）
参照）。
板１１の上に、例えばＳｉＨ4 とＮＨ3 とを用いたＣＶ
Ｄ法によりＳｉ3 Ｎ4 膜１３を形成し、さらにこのＳｉ
3 Ｎ4 膜１３の上に、例えばＳｉＨ4 を用いたＣＶＤ法
により多結晶Ｓｉ膜１４’を形成する（図４−１（ｂ）
参照）。
【０００６】次に、Ｐ（リン）を多結晶Ｓｉ膜１４’中
に拡散させて、導電性膜に変える。この導電性の多結晶
Ｓｉ電極膜１４”の上にフォトレジスト１５を被覆した
後、フォトリソグラフィによりフォトレジスト１５のパ
ターンを形成する（図４−１（ｃ））。
に拡散させて、導電性膜に変える。この導電性の多結晶
Ｓｉ電極膜１４”の上にフォトレジスト１５を被覆した
後、フォトリソグラフィによりフォトレジスト１５のパ
ターンを形成する（図４−１（ｃ））。
【０００７】次に、ＨＦとＨＮＯ3 の混酸を用い、フォ
トレジスト１５で被覆されていない多結晶Ｓｉ電極膜１
４”部分をエッチングすることにより多結晶Ｓｉ電極１
４を形成する（図４−２（ｄ））。
トレジスト１５で被覆されていない多結晶Ｓｉ電極膜１
４”部分をエッチングすることにより多結晶Ｓｉ電極１
４を形成する（図４−２（ｄ））。
【０００８】最後に多結晶Ｓｉ電極１４上に存在するフ
ォトレジスト１５をＨ2 ＳＯ4 とＨ2 Ｏ2 との混合液に
より除去する（図４−２（ｅ））。
ォトレジスト１５をＨ2 ＳＯ4 とＨ2 Ｏ2 との混合液に
より除去する（図４−２（ｅ））。
【０００９】
【発明が解決しようとする課題】従来より、前記ＭＮＯ
Ｓ素子はこのような方法により製造されているが、実際
に前記方法により得られた素子を半導体装置のチャージ
アップモニタ用の素子として使用した場合、互いに電気
的に分離されているはずの多結晶Ｓｉ電極１４間に導電
性の物質が存在し、そのためにＳｉ3 Ｎ4 膜１３の表面
を介して各多結晶Ｓｉ電極１４間が半導通状態となって
リーク電流が発生し、半導体装置のチャージアップの状
態を正確にモニタできないという課題があった。
Ｓ素子はこのような方法により製造されているが、実際
に前記方法により得られた素子を半導体装置のチャージ
アップモニタ用の素子として使用した場合、互いに電気
的に分離されているはずの多結晶Ｓｉ電極１４間に導電
性の物質が存在し、そのためにＳｉ3 Ｎ4 膜１３の表面
を介して各多結晶Ｓｉ電極１４間が半導通状態となって
リーク電流が発生し、半導体装置のチャージアップの状
態を正確にモニタできないという課題があった。
【００１０】本発明はこのような課題に鑑みなされたも
のであり、問題となる多結晶Ｓｉ電極間の半導通状態を
解消し、個々のキャパシタ間の独立性を高め、チャージ
アップモニタ用の素子として使用する場合には半導体装
置の場所による電荷の分布を正確に反映させることがで
き、また不揮発性メモリ素子として使用する場合には、
各電極の電荷蓄積量を安定させることができる半導体装
置の製造方法を提供することを目的としている。
のであり、問題となる多結晶Ｓｉ電極間の半導通状態を
解消し、個々のキャパシタ間の独立性を高め、チャージ
アップモニタ用の素子として使用する場合には半導体装
置の場所による電荷の分布を正確に反映させることがで
き、また不揮発性メモリ素子として使用する場合には、
各電極の電荷蓄積量を安定させることができる半導体装
置の製造方法を提供することを目的としている。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に本発明に係る半導体装置の製造方法は、半導体と該半
導体の酸化膜と該半導体の窒化膜と金属膜とが積層され
て構成されるＭＮＯＳ型の素子を有する半導体装置の製
造方法において、前記半導体の上に前記酸化膜と前記窒
化膜と前記金属膜とを順次形成した後、前記金属膜の上
にレジストパターンを形成し、該レジストパターンで被
覆されていない部分の前記金属膜をエッチングし、該レ
ジストパターンを除去した後に熱処理を施す工程を含ん
でいることを特徴としている。
に本発明に係る半導体装置の製造方法は、半導体と該半
導体の酸化膜と該半導体の窒化膜と金属膜とが積層され
て構成されるＭＮＯＳ型の素子を有する半導体装置の製
造方法において、前記半導体の上に前記酸化膜と前記窒
化膜と前記金属膜とを順次形成した後、前記金属膜の上
にレジストパターンを形成し、該レジストパターンで被
覆されていない部分の前記金属膜をエッチングし、該レ
ジストパターンを除去した後に熱処理を施す工程を含ん
でいることを特徴としている。
【００１２】
【作用】上記した多結晶Ｓｉ電極１４間に半導通現象が
生じる原因としては、以下のような理由が考えられる。
すなわち、図４における前記ＭＮＯＳの製造方法で説明
したように、Ｓｉ基板１１上にＳｉＯ2 膜１２とＳｉ3
Ｎ4 膜１３と多結晶Ｓｉ電極膜１４”とを順次形成した
後、その上にレジストパターン１５を形成し、ＨＦとＨ
ＮＯ3 の混酸を用い、フォトレジスト１５が被覆されて
いない多結晶Ｓｉ電極膜１４”部分をエッチングするこ
とにより多結晶Ｓｉ電極１４を形成する。その後、多結
晶Ｓｉ電極１４上に残っているフォトレジスト１５の除
去を行う。このフォトレジスト１５の除去にはＨ2 ＳＯ
4 とＨ2 Ｏ2 の混合液が用いられるが、前記混合液中に
Ａｌが不純物として存在し、フォトレジスト１５の除去
過程でＳｉ3 Ｎ4 膜１３上に前記Ａｌが付着して、多結
晶Ｓｉ電極１４間が半導通状態になると考えられる。
生じる原因としては、以下のような理由が考えられる。
すなわち、図４における前記ＭＮＯＳの製造方法で説明
したように、Ｓｉ基板１１上にＳｉＯ2 膜１２とＳｉ3
Ｎ4 膜１３と多結晶Ｓｉ電極膜１４”とを順次形成した
後、その上にレジストパターン１５を形成し、ＨＦとＨ
ＮＯ3 の混酸を用い、フォトレジスト１５が被覆されて
いない多結晶Ｓｉ電極膜１４”部分をエッチングするこ
とにより多結晶Ｓｉ電極１４を形成する。その後、多結
晶Ｓｉ電極１４上に残っているフォトレジスト１５の除
去を行う。このフォトレジスト１５の除去にはＨ2 ＳＯ
4 とＨ2 Ｏ2 の混合液が用いられるが、前記混合液中に
Ａｌが不純物として存在し、フォトレジスト１５の除去
過程でＳｉ3 Ｎ4 膜１３上に前記Ａｌが付着して、多結
晶Ｓｉ電極１４間が半導通状態になると考えられる。
【００１３】このように多結晶Ｓｉ電極１４間が半導通
状態となった場合のＭＮＯＳ素子の作動状態を、正常に
機能するＭＮＯＳ素子の作動状態と比較して説明する。
状態となった場合のＭＮＯＳ素子の作動状態を、正常に
機能するＭＮＯＳ素子の作動状態と比較して説明する。
【００１４】図５（ａ）は正常に機能するＭＮＯＳ素子
における電荷の動きを模式的に示した断面図であり、図
５（ｂ）は各多結晶Ｓｉ電極１４ａ、１４ｂ・・・ が半導
通状態になった場合のＭＮＯＳ素子における電荷の動き
を示した模式的な断面図である。
における電荷の動きを模式的に示した断面図であり、図
５（ｂ）は各多結晶Ｓｉ電極１４ａ、１４ｂ・・・ が半導
通状態になった場合のＭＮＯＳ素子における電荷の動き
を示した模式的な断面図である。
【００１５】ＭＮＯＳ素子においては、前述したように
Ｓｉ基板１１に一定の電荷が存在すると、その一部はＳ
ｉＯ2 膜１２とＳｉ3 Ｎ4 膜１３との間に移動する。図
５（ａ）に示したように正常に機能するＭＮＯＳ素子に
おいては、このＳｉＯ2 膜１２とＳｉ3 Ｎ4 膜１３との
間に存在する電荷により誘起される多結晶Ｓｉ電極１４
ａ内の電荷が一旦この多結晶Ｓｉ電極１４ａに蓄積され
ると、互いに独立に存在する他の多結晶Ｓｉ電極１４
ｂ、１４ｃにリークすることはない。従って、多結晶Ｓ
ｉ電極１４ａとＳｉ基板１１の間にのみ一定の電位差が
生じ、Ｓｉ基板１１に分布している電荷蓄積量を正確に
測定することができる。
Ｓｉ基板１１に一定の電荷が存在すると、その一部はＳ
ｉＯ2 膜１２とＳｉ3 Ｎ4 膜１３との間に移動する。図
５（ａ）に示したように正常に機能するＭＮＯＳ素子に
おいては、このＳｉＯ2 膜１２とＳｉ3 Ｎ4 膜１３との
間に存在する電荷により誘起される多結晶Ｓｉ電極１４
ａ内の電荷が一旦この多結晶Ｓｉ電極１４ａに蓄積され
ると、互いに独立に存在する他の多結晶Ｓｉ電極１４
ｂ、１４ｃにリークすることはない。従って、多結晶Ｓ
ｉ電極１４ａとＳｉ基板１１の間にのみ一定の電位差が
生じ、Ｓｉ基板１１に分布している電荷蓄積量を正確に
測定することができる。
【００１６】しかし図５（ｂ）のように、各多結晶Ｓｉ
電極１４ａ、１４ｂ、１４ｃ間のＳｉ3 Ｎ4 膜１４上に
Ａｌ等の金属が存在すると、一旦蓄積された多結晶Ｓｉ
電極１４ａの電荷の一部が、その金属を媒体として他の
多結晶Ｓｉ電極１４ｂ、１４ｃにリークする。このよう
にして多結晶Ｓｉ電極１４ａ、１４ｂ、１４ｃ間に電荷
の再分布が起こり、それぞれの多結晶Ｓｉ電極１４ａ、
１４ｂ、１４ｃにそれぞれの電荷に起因する電位差が発
生することになり、Ｓｉ基板１１に分布している電荷蓄
積量を正確に測定することができなくなる。
電極１４ａ、１４ｂ、１４ｃ間のＳｉ3 Ｎ4 膜１４上に
Ａｌ等の金属が存在すると、一旦蓄積された多結晶Ｓｉ
電極１４ａの電荷の一部が、その金属を媒体として他の
多結晶Ｓｉ電極１４ｂ、１４ｃにリークする。このよう
にして多結晶Ｓｉ電極１４ａ、１４ｂ、１４ｃ間に電荷
の再分布が起こり、それぞれの多結晶Ｓｉ電極１４ａ、
１４ｂ、１４ｃにそれぞれの電荷に起因する電位差が発
生することになり、Ｓｉ基板１１に分布している電荷蓄
積量を正確に測定することができなくなる。
【００１７】しかし本発明に係る半導体装置の製造方法
によれば、レジストパターン１５を除去した後に加熱処
理を行うので、この加熱処理によりＳｉ3 Ｎ4 膜１３上
に存在する金属が蒸発するか、又は何らかの原因で導電
性を失うと考えられ、その結果、多結晶Ｓｉ電極１４間
に生じるリーク電流が大幅に減少する。
によれば、レジストパターン１５を除去した後に加熱処
理を行うので、この加熱処理によりＳｉ3 Ｎ4 膜１３上
に存在する金属が蒸発するか、又は何らかの原因で導電
性を失うと考えられ、その結果、多結晶Ｓｉ電極１４間
に生じるリーク電流が大幅に減少する。
【００１８】従って、本発明の製造方法により製造した
半導体装置をチャージアップモニタ用の素子として使用
した場合には半導体装置の場所による電荷の分布が正確
に反映され、また不揮発性メモリ素子として使用した場
合には、その各電極における電荷蓄積量が安定する。
半導体装置をチャージアップモニタ用の素子として使用
した場合には半導体装置の場所による電荷の分布が正確
に反映され、また不揮発性メモリ素子として使用した場
合には、その各電極における電荷蓄積量が安定する。
【００１９】
【実施例及び比較例】以下、本発明に係る半導体装置の
製造方法の実施例及び比較例を図面に基づいて説明す
る。図１−１（ａ）〜（ｃ）及び図１−２（ｄ）〜
（ｅ）は、実施例に係る半導体装置の製造方法における
ＭＮＯＳ素子の各製造工程を模式的に示した断面図であ
る。まず、表面が（１００）面からなるＰ型のＳｉ基板
１１を希釈ＨＦ水溶液でエッチングして表面の自然酸化
膜等を取り除いた後、純水で洗浄し、乾燥させる。次
に、前記前処理が終わったＳｉ基板１１を８００℃の酸
素雰囲気中で熱酸化し、Ｓｉ基板１１の表面に約３ｎｍ
の厚さのＳｉＯ2 膜１２を形成する（図１−１
（ａ））。
製造方法の実施例及び比較例を図面に基づいて説明す
る。図１−１（ａ）〜（ｃ）及び図１−２（ｄ）〜
（ｅ）は、実施例に係る半導体装置の製造方法における
ＭＮＯＳ素子の各製造工程を模式的に示した断面図であ
る。まず、表面が（１００）面からなるＰ型のＳｉ基板
１１を希釈ＨＦ水溶液でエッチングして表面の自然酸化
膜等を取り除いた後、純水で洗浄し、乾燥させる。次
に、前記前処理が終わったＳｉ基板１１を８００℃の酸
素雰囲気中で熱酸化し、Ｓｉ基板１１の表面に約３ｎｍ
の厚さのＳｉＯ2 膜１２を形成する（図１−１
（ａ））。
【００２０】次に、ＳｉＯ2 膜１２が形成されたＳｉ基
板１１上にＳｉＨ2 Ｃｌ2 とＮＨ3とを導入し、ＬＰＣ
ＶＤ法により厚みが約４０ｎｍのＳｉ3 Ｎ4 膜１３を形
成する。さらに、ＳｉＯ2 膜１２及びＳｉ3 Ｎ4 膜１３
が順次形成されたＳｉ基板１１上にＳｉＨ4 を導入し、
ＬＰＣＶＤ法により厚みが約４００ｎｍの多結晶Ｓｉ膜
１４’を形成する（図１−１（ｂ））。
板１１上にＳｉＨ2 Ｃｌ2 とＮＨ3とを導入し、ＬＰＣ
ＶＤ法により厚みが約４０ｎｍのＳｉ3 Ｎ4 膜１３を形
成する。さらに、ＳｉＯ2 膜１２及びＳｉ3 Ｎ4 膜１３
が順次形成されたＳｉ基板１１上にＳｉＨ4 を導入し、
ＬＰＣＶＤ法により厚みが約４００ｎｍの多結晶Ｓｉ膜
１４’を形成する（図１−１（ｂ））。
【００２１】次に、不純物拡散源としてＰＯＣｌ3 を用
い、酸化性雰囲気中で熱処理を行ってＰ（リン）を多結
晶Ｓｉ膜１４’中に拡散させて、導電性膜に変える。こ
の導電性の多結晶Ｓｉ電極膜１４”の上にフォトレジス
トを被覆した後、フォトリソグラフィによりフォトレジ
スト１５のパターンを形成する（図１−１（ｃ））。次
に、ＨＦとＨＮＯ3 の混酸によりフォトレジスト１５で
被覆されていない多結晶Ｓｉ電極膜１４”部分をエッチ
ングし、多結晶Ｓｉ電極１４を形成する（図１−２
（ｄ）参照）。
い、酸化性雰囲気中で熱処理を行ってＰ（リン）を多結
晶Ｓｉ膜１４’中に拡散させて、導電性膜に変える。こ
の導電性の多結晶Ｓｉ電極膜１４”の上にフォトレジス
トを被覆した後、フォトリソグラフィによりフォトレジ
スト１５のパターンを形成する（図１−１（ｃ））。次
に、ＨＦとＨＮＯ3 の混酸によりフォトレジスト１５で
被覆されていない多結晶Ｓｉ電極膜１４”部分をエッチ
ングし、多結晶Ｓｉ電極１４を形成する（図１−２
（ｄ）参照）。
【００２２】次に、前記工程により得られたＳｉ基板１
１の表面をフォトレジストで被覆した後、希釈ＨＦ水溶
液でＳｉ基板１１の裏面に形成されたＳｉ3 Ｎ4 膜（図
示せず）及びＳｉＯ2 膜（図示せず）を除去し、その後
Ｓｉ基板１１上に存在するフォトレジスト１５をＨ2 Ｓ
Ｏ4 とＨ2 Ｏ2 との混合液により除去する（図１−２
（ｅ））。
１の表面をフォトレジストで被覆した後、希釈ＨＦ水溶
液でＳｉ基板１１の裏面に形成されたＳｉ3 Ｎ4 膜（図
示せず）及びＳｉＯ2 膜（図示せず）を除去し、その後
Ｓｉ基板１１上に存在するフォトレジスト１５をＨ2 Ｓ
Ｏ4 とＨ2 Ｏ2 との混合液により除去する（図１−２
（ｅ））。
【００２３】最後に、前記工程で得られたＳｉ基板１１
を水素を１００ｖｏｌ％の還元性雰囲気中、４００〜５
００℃で約１時間熱処理を行って半導体装置の製造を完
成する。
を水素を１００ｖｏｌ％の還元性雰囲気中、４００〜５
００℃で約１時間熱処理を行って半導体装置の製造を完
成する。
【００２４】前記した製造方法により得られた半導体装
置を用い、ＨＰ製のＰＡメータ（ＨＰ４１４５Ｂ）によ
り、多結晶Ｓｉ電極１４間に生じるリーク電流を測定し
た。なお比較例として、前記実施例の最後の工程である
熱処理を行わなかった他は、前記実施例と同様の方法に
により半導体装置を製造し、同様に多結晶Ｓｉ電極１４
間に生じるリーク電流を測定した。
置を用い、ＨＰ製のＰＡメータ（ＨＰ４１４５Ｂ）によ
り、多結晶Ｓｉ電極１４間に生じるリーク電流を測定し
た。なお比較例として、前記実施例の最後の工程である
熱処理を行わなかった他は、前記実施例と同様の方法に
により半導体装置を製造し、同様に多結晶Ｓｉ電極１４
間に生じるリーク電流を測定した。
【００２５】前記測定により得られた結果を図２に示
す。図２は上記実施例及び比較例により製造されたＭＮ
ＯＳ素子の多結晶Ｓｉ電極１４間に生じるリーク電流と
印加電圧との関係を示したグラフである。
す。図２は上記実施例及び比較例により製造されたＭＮ
ＯＳ素子の多結晶Ｓｉ電極１４間に生じるリーク電流と
印加電圧との関係を示したグラフである。
【００２６】図２より実施例に係る半導体装置の製造方
法により得られたＭＮＯＳ素子の多結晶Ｓｉ電極１４間
に生じるリーク電流は、比較例のものに比べて明らかに
低減していることがわかる。
法により得られたＭＮＯＳ素子の多結晶Ｓｉ電極１４間
に生じるリーク電流は、比較例のものに比べて明らかに
低減していることがわかる。
【００２７】なお、上記実施例に係る半導体装置の製造
方法では、Ｓｉ基板１１の上にＳｉＯ2 膜１２及びＳｉ
3 Ｎ4 膜１３が順次積層され、このＳｉ3 Ｎ4 膜１３上
に多結晶Ｓｉ電極１４が形成された、比較的単純な構造
のＭＮＯＳ素子を製造している。しかし、前記実施例に
より得られたＭＮＯＳ素子にさらに種々の処理を施すこ
とにより、ＳｉＯ2 膜やＳｉ3 Ｎ4 膜が個々のキャパシ
タ間で完全に独立し、さらにソースやドレインを備えた
構造のＭＮＯＳ素子を製造することができる。この場合
の製造方法は、公知の製造方法を用いることができる。
方法では、Ｓｉ基板１１の上にＳｉＯ2 膜１２及びＳｉ
3 Ｎ4 膜１３が順次積層され、このＳｉ3 Ｎ4 膜１３上
に多結晶Ｓｉ電極１４が形成された、比較的単純な構造
のＭＮＯＳ素子を製造している。しかし、前記実施例に
より得られたＭＮＯＳ素子にさらに種々の処理を施すこ
とにより、ＳｉＯ2 膜やＳｉ3 Ｎ4 膜が個々のキャパシ
タ間で完全に独立し、さらにソースやドレインを備えた
構造のＭＮＯＳ素子を製造することができる。この場合
の製造方法は、公知の製造方法を用いることができる。
【００２８】また本発明に係る半導体装置の製造方法
は、種々の機能を有する半導体装置の一部として前記半
導体装置を製造する場合にも適用される。
は、種々の機能を有する半導体装置の一部として前記半
導体装置を製造する場合にも適用される。
【００２９】
【発明の効果】以上詳述したように本発明の半導体装置
の製造方法にあっては、半導体と該半導体の酸化膜と該
半導体の窒化膜と金属膜とが積層されて構成されるＭＮ
ＯＳ型の素子を有する半導体装置の製造方法において、
前記半導体の上に前記酸化膜と前記窒化膜と前記金属膜
とを順次形成した後、前記金属膜の上にレジストパター
ンを形成し、該レジストパターンで被覆されていない部
分の前記金属膜をエッチングし、該レジストパターンを
除去した後に熱処理を施す工程を含んでいるので、前記
方法により得られた半導体装置の多結晶Ｓｉ電極間に生
じるリーク電流を大幅に低減させることができる。従っ
て、本発明に係る半導体装置の製造方法により、半導体
装置の場所による電荷の分布が正確に反映されるチャー
ジアップモニタ用の素子を提供することができ、また各
電極の電荷蓄積量が安定した不揮発性メモリ素子を提供
することができる。
の製造方法にあっては、半導体と該半導体の酸化膜と該
半導体の窒化膜と金属膜とが積層されて構成されるＭＮ
ＯＳ型の素子を有する半導体装置の製造方法において、
前記半導体の上に前記酸化膜と前記窒化膜と前記金属膜
とを順次形成した後、前記金属膜の上にレジストパター
ンを形成し、該レジストパターンで被覆されていない部
分の前記金属膜をエッチングし、該レジストパターンを
除去した後に熱処理を施す工程を含んでいるので、前記
方法により得られた半導体装置の多結晶Ｓｉ電極間に生
じるリーク電流を大幅に低減させることができる。従っ
て、本発明に係る半導体装置の製造方法により、半導体
装置の場所による電荷の分布が正確に反映されるチャー
ジアップモニタ用の素子を提供することができ、また各
電極の電荷蓄積量が安定した不揮発性メモリ素子を提供
することができる。
【図１−１】及び
【図１−２】（ａ）〜（ｅ）は本発明の実施例に係る半
導体装置の製造方法におけるＭＮＯＳ素子の各製造工程
を模式的に示した断面図である。
導体装置の製造方法におけるＭＮＯＳ素子の各製造工程
を模式的に示した断面図である。
【図２】実施例及び比較例により製造された半導体装置
の多結晶Ｓｉ電極１４間に生じるリーク電流と印加電圧
との関係を示したグラフである。
の多結晶Ｓｉ電極１４間に生じるリーク電流と印加電圧
との関係を示したグラフである。
【図３】ＭＮＯＳ素子を模式的に示した断面図である。
【図４−１】及び
【図４−２】（ａ）〜（ｅ）は、ＭＮＯＳ素子の各製造
工程を模式的に示した断面図である。
工程を模式的に示した断面図である。
【図５】（ａ）は正常に機能するＭＮＯＳ素子における
電荷の動きを模式的に示した断面図であり、（ｂ）は各
多結晶Ｓｉ電極１４が半導通状態になった場合のＭＮＯ
Ｓ素子における電荷の動きを示した模式的な断面図であ
る。
電荷の動きを模式的に示した断面図であり、（ｂ）は各
多結晶Ｓｉ電極１４が半導通状態になった場合のＭＮＯ
Ｓ素子における電荷の動きを示した模式的な断面図であ
る。
１１ Ｓｉ基板 １２ ＳｉＯ2 膜 １３ Ｓｉ3 Ｎ4 膜 １４’、１４” 多結晶Ｓｉ電極膜 １５ フォトレジスト
Claims (1)
- 【請求項１】 半導体と該半導体の酸化膜と該半導体の
窒化膜と金属膜とが積層されて構成されるＭＮＯＳ（Me
tal Nitride Oxide Semiconductor ）型の素子を有する
半導体装置の製造方法において、 前記半導体の上に前記酸化膜と前記窒化膜と前記金属膜
とを順次形成した後、前記金属膜の上にレジストパター
ンを形成し、該レジストパターンで被覆されていない部
分の前記金属膜をエッチングし、該レジストパターンを
除去した後に熱処理を施す工程を含んでいることを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7161493A JPH06283720A (ja) | 1993-03-30 | 1993-03-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7161493A JPH06283720A (ja) | 1993-03-30 | 1993-03-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06283720A true JPH06283720A (ja) | 1994-10-07 |
Family
ID=13465704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7161493A Pending JPH06283720A (ja) | 1993-03-30 | 1993-03-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06283720A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2006892A4 (en) * | 2006-03-21 | 2012-02-29 | Wuxi Suntech Power Co Ltd | ACID CORROSION SOLUTION FOR PREPARING POLYSILICIUM VELOUR AND APPLIED METHOD THEREFOR |
-
1993
- 1993-03-30 JP JP7161493A patent/JPH06283720A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2006892A4 (en) * | 2006-03-21 | 2012-02-29 | Wuxi Suntech Power Co Ltd | ACID CORROSION SOLUTION FOR PREPARING POLYSILICIUM VELOUR AND APPLIED METHOD THEREFOR |
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