JPH06295264A - パイプラインｄａｔ機構 - Google Patents
パイプラインｄａｔ機構Info
- Publication number
- JPH06295264A JPH06295264A JP5082296A JP8229693A JPH06295264A JP H06295264 A JPH06295264 A JP H06295264A JP 5082296 A JP5082296 A JP 5082296A JP 8229693 A JP8229693 A JP 8229693A JP H06295264 A JPH06295264 A JP H06295264A
- Authority
- JP
- Japan
- Prior art keywords
- address
- index
- segment table
- entry
- cycle
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Advance Control (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】パイプライン方式のＤＡＴ機構に関し、ＴＬＢ
フォルトのとき同一のセグメント内ならばセグメントテ
ーブル索引を省略することにより変換プロセスを短縮す
ることを目的とする。 【構成】最近のセグメントテーブルエントリアドレスの
保持手段７と、最近のページテーブル先頭アドレスの保
持手段６と、セグメントテーブルの先頭アドレスにセグ
メントテーブルのエントリインデックスを加算して得ら
れるアドレスと、セグメントテーブルエントリアドレス
保持手段７に保持されている値とを比較する手段９とを
設け、ＴＬＢフォルトとなったとき、セグメントテーブ
ル索引を行う通常の処理と並行して、ページテーブル先
頭アドレス保持手段６に保持されている値とページテー
ブルのエントリインデックスを加算して得られるアドレ
ス値によって、先行してページテーブル索引サイクルを
起動し、セグメントテーブルエントリアドレス比較手段
９の出力が不一致のとき、続くＴＬＢ書込みサイクルの
起動を禁止するように構成する。
フォルトのとき同一のセグメント内ならばセグメントテ
ーブル索引を省略することにより変換プロセスを短縮す
ることを目的とする。 【構成】最近のセグメントテーブルエントリアドレスの
保持手段７と、最近のページテーブル先頭アドレスの保
持手段６と、セグメントテーブルの先頭アドレスにセグ
メントテーブルのエントリインデックスを加算して得ら
れるアドレスと、セグメントテーブルエントリアドレス
保持手段７に保持されている値とを比較する手段９とを
設け、ＴＬＢフォルトとなったとき、セグメントテーブ
ル索引を行う通常の処理と並行して、ページテーブル先
頭アドレス保持手段６に保持されている値とページテー
ブルのエントリインデックスを加算して得られるアドレ
ス値によって、先行してページテーブル索引サイクルを
起動し、セグメントテーブルエントリアドレス比較手段
９の出力が不一致のとき、続くＴＬＢ書込みサイクルの
起動を禁止するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、パイプライン方式のＤ
ＡＴ（Dynamic Address Translation)機構（動的アドレ
ス変換機構）に関する。仮想記憶方式では、論理アドレ
スを実アドレスに変換するのをＴＬＢによって高速化し
ているが、ＴＬＢフォルト（ＴＬＢに目的の論理アドレ
スに対応する実アドレスが存在しない）場合に、変換テ
ーブル索引の高速化が要求されている。
ＡＴ（Dynamic Address Translation)機構（動的アドレ
ス変換機構）に関する。仮想記憶方式では、論理アドレ
スを実アドレスに変換するのをＴＬＢによって高速化し
ているが、ＴＬＢフォルト（ＴＬＢに目的の論理アドレ
スに対応する実アドレスが存在しない）場合に、変換テ
ーブル索引の高速化が要求されている。
【０００２】
【従来の技術】仮想記憶方式を採用する計算機では仮想
アドレスから実アドレスへの変換を行なうＤＡＴ機構を
有する。ＤＡＴ機構は、与えられた仮想アドレスをもと
に、主記憶上に存在する変換テーブルを索引することに
より実アドレスを得るものであるが、変換テーブルが主
記憶上にあるためそのアクセスに時間がかかり、変換処
理の時間も大きなものとなる。このため、ＴＬＢ機構の
採用や、バッファメモリ（キャッシュ）を有するシステ
ムでは変換テーブルのバッファメモリ存在期間を高める
等の方法が採用され、効果を上げている。しかし、ＴＬ
Ｂでヒットしなかったり、バッファメモリにも変換テー
ブルが存在しない場合は、瞬間的ではあるが、大きな遅
れが発生する。
アドレスから実アドレスへの変換を行なうＤＡＴ機構を
有する。ＤＡＴ機構は、与えられた仮想アドレスをもと
に、主記憶上に存在する変換テーブルを索引することに
より実アドレスを得るものであるが、変換テーブルが主
記憶上にあるためそのアクセスに時間がかかり、変換処
理の時間も大きなものとなる。このため、ＴＬＢ機構の
採用や、バッファメモリ（キャッシュ）を有するシステ
ムでは変換テーブルのバッファメモリ存在期間を高める
等の方法が採用され、効果を上げている。しかし、ＴＬ
Ｂでヒットしなかったり、バッファメモリにも変換テー
ブルが存在しない場合は、瞬間的ではあるが、大きな遅
れが発生する。
【０００３】図３にＤＡＴ処理の概念図を、図４に従来
技術のパイプラインＤＡＴ処理手順を示す。一般に、変
換テーブルはセグメントテーブルとページテーブルの２
段構成になっており、変換プロセスはセグメント変換と
ページ変換の２段階のプロセスをたどる。すなわち、２
回主記憶へのアクセスを必要とする。図３において、主
記憶へのアクセスのためのアドレスは論理アドレスであ
り、セグメントテーブルのエントリインデックスＳＸ
と、ページテーブルのエントリインデックスＰＸと、ペ
ージ内エントリインデックスＢＸより成る。セグメント
テーブルの先頭アドレスを保持するレジスタｒＳＴＯが
あり、論理アドレスのセグメントテーブルのエントリイ
ンデックスＳＸと加算することによりセグメントテーブ
ルのエントリアドレスを得る。そのアドレスによって読
み出した内容はページテーブル先頭アドレスＰＴＯであ
り、論理アドレスのページテーブルのエントリインデッ
クスＰＸと加算してページテーブルのエントリアドレス
を得る。そのアドレスによって読み出した内容はページ
の先頭アドレスＰＦＯであり、ページ内エントリインデ
ックスＢＸと加算することにより実アドレスを得る。従
来は図４に示すように常に上記の手順で処理を行なって
いた。
技術のパイプラインＤＡＴ処理手順を示す。一般に、変
換テーブルはセグメントテーブルとページテーブルの２
段構成になっており、変換プロセスはセグメント変換と
ページ変換の２段階のプロセスをたどる。すなわち、２
回主記憶へのアクセスを必要とする。図３において、主
記憶へのアクセスのためのアドレスは論理アドレスであ
り、セグメントテーブルのエントリインデックスＳＸ
と、ページテーブルのエントリインデックスＰＸと、ペ
ージ内エントリインデックスＢＸより成る。セグメント
テーブルの先頭アドレスを保持するレジスタｒＳＴＯが
あり、論理アドレスのセグメントテーブルのエントリイ
ンデックスＳＸと加算することによりセグメントテーブ
ルのエントリアドレスを得る。そのアドレスによって読
み出した内容はページテーブル先頭アドレスＰＴＯであ
り、論理アドレスのページテーブルのエントリインデッ
クスＰＸと加算してページテーブルのエントリアドレス
を得る。そのアドレスによって読み出した内容はページ
の先頭アドレスＰＦＯであり、ページ内エントリインデ
ックスＢＸと加算することにより実アドレスを得る。従
来は図４に示すように常に上記の手順で処理を行なって
いた。
【０００４】セグメントは複数存在し、それぞれが複数
のページより構成され、そのサイズは６４ＫＢ〜１６Ｍ
Ｂの比較的大きな空間を占めている。一方、命令やオペ
ランドはアドレス空間上で局所的な動きをとりやすい。
従って、同一のセグメント内にオペランドや、命令が滞
在する時間は、セグメントのサイズにもよるが、比較的
長い。異なるページであっても、同一のセグメント内で
あれば、セグメント変換プロセスは同一のものとなり、
その変換結果（セグメントテーブルエントリ）を共通に
利用することが可能となる。この方法は命令の処理を逐
次処理する計算機では実現されていた。
のページより構成され、そのサイズは６４ＫＢ〜１６Ｍ
Ｂの比較的大きな空間を占めている。一方、命令やオペ
ランドはアドレス空間上で局所的な動きをとりやすい。
従って、同一のセグメント内にオペランドや、命令が滞
在する時間は、セグメントのサイズにもよるが、比較的
長い。異なるページであっても、同一のセグメント内で
あれば、セグメント変換プロセスは同一のものとなり、
その変換結果（セグメントテーブルエントリ）を共通に
利用することが可能となる。この方法は命令の処理を逐
次処理する計算機では実現されていた。
【０００５】
【発明が解決しようとする課題】本発明は、前記のよう
に、同一のセグメント内ならばセグメントテーブル索引
を省略することにより変換プロセスを短縮することがで
きるようにしたＤＡＴ機構を、パイプライン方式の高速
計算機システムにおいて実現することを目的としてい
る。
に、同一のセグメント内ならばセグメントテーブル索引
を省略することにより変換プロセスを短縮することがで
きるようにしたＤＡＴ機構を、パイプライン方式の高速
計算機システムにおいて実現することを目的としてい
る。
【０００６】
【課題を解決するための手段】図１は本発明のパイプラ
インＤＡＴ機構の実施例のブロック図である。処理の開
始を決定するプライオリティ決定ステージＰ、ＴＬＢ索
引ステージＴ、バッファメモリ参照ステージＢ、先頭ア
ドレスとエントリインデックスとを加算するアドレス算
出ステージＲで１サイクルを成すパイプラインより成る
ＤＡＴ機構であって、メモリアクセスするとき（主記憶
もしくはバッファメモリ上に存在する命令またはオペラ
ンドをアクセスするとき）のサイクルでＴＬＢフォルト
を検出すると、順次、セグメントテーブル索引、ページ
テーブル索引、実アドレス算出、ＴＬＢ書込みの各サイ
クルの処理を行って、最初のメモリアクセスの再開を行
うパイプラインＤＡＴ機構において、最近アクセスされ
たセグメントテーブルのエントリアドレスを保持するセ
グメントテーブルエントリアドレス保持手段７と、最近
アクセスされたセグメントテーブルのエントリすなわち
ページテーブルの先頭アドレスを保持するページテーブ
ル先頭アドレス保持手段６と、セグメントテーブルの先
頭アドレスにセグメントテーブルのエントリインデック
スを加算して得られるアドレスと、セグメントテーブル
エントリアドレス保持手段７に保持されている値とを比
較する、セグメントテーブルエントリアドレス比較手段
９とを設け、メモリアクセスサイクルのＴＬＢ索引ステ
ージでＴＬＢフォルトとなったとき、論理アドレスを次
段以降のステージに伝え、アドレス算出ステージにおい
てセグメントテーブル先頭アドレスとセグメントテーブ
ルのエントリインデックスとを加算し、セグメントテー
ブルエントリアドレス比較手段９の出力が不一致のと
き、プライオリティステージを起動して、セグメントテ
ーブル索引、ページテーブル索引、実アドレス算出、Ｔ
ＬＢ書込みの各サイクルを行って、最初のメモリアクセ
スの再開を行い、一方、ページテーブル先頭アドレス保
持手段６に保持されている値とページテーブルのエント
リインデックスを加算して得られるアドレス値によっ
て、先行してページテーブル索引サイクルを起動し、セ
グメントテーブルエントリアドレス比較手段９の出力が
不一致のとき、続くＴＬＢ書込みサイクルの起動を禁止
するように構成する。
インＤＡＴ機構の実施例のブロック図である。処理の開
始を決定するプライオリティ決定ステージＰ、ＴＬＢ索
引ステージＴ、バッファメモリ参照ステージＢ、先頭ア
ドレスとエントリインデックスとを加算するアドレス算
出ステージＲで１サイクルを成すパイプラインより成る
ＤＡＴ機構であって、メモリアクセスするとき（主記憶
もしくはバッファメモリ上に存在する命令またはオペラ
ンドをアクセスするとき）のサイクルでＴＬＢフォルト
を検出すると、順次、セグメントテーブル索引、ページ
テーブル索引、実アドレス算出、ＴＬＢ書込みの各サイ
クルの処理を行って、最初のメモリアクセスの再開を行
うパイプラインＤＡＴ機構において、最近アクセスされ
たセグメントテーブルのエントリアドレスを保持するセ
グメントテーブルエントリアドレス保持手段７と、最近
アクセスされたセグメントテーブルのエントリすなわち
ページテーブルの先頭アドレスを保持するページテーブ
ル先頭アドレス保持手段６と、セグメントテーブルの先
頭アドレスにセグメントテーブルのエントリインデック
スを加算して得られるアドレスと、セグメントテーブル
エントリアドレス保持手段７に保持されている値とを比
較する、セグメントテーブルエントリアドレス比較手段
９とを設け、メモリアクセスサイクルのＴＬＢ索引ステ
ージでＴＬＢフォルトとなったとき、論理アドレスを次
段以降のステージに伝え、アドレス算出ステージにおい
てセグメントテーブル先頭アドレスとセグメントテーブ
ルのエントリインデックスとを加算し、セグメントテー
ブルエントリアドレス比較手段９の出力が不一致のと
き、プライオリティステージを起動して、セグメントテ
ーブル索引、ページテーブル索引、実アドレス算出、Ｔ
ＬＢ書込みの各サイクルを行って、最初のメモリアクセ
スの再開を行い、一方、ページテーブル先頭アドレス保
持手段６に保持されている値とページテーブルのエント
リインデックスを加算して得られるアドレス値によっ
て、先行してページテーブル索引サイクルを起動し、セ
グメントテーブルエントリアドレス比較手段９の出力が
不一致のとき、続くＴＬＢ書込みサイクルの起動を禁止
するように構成する。
【０００７】また、請求項２に記す発明は、読み出した
セグメントテーブルエントリと、ページテーブル先頭ア
ドレス保持手段６に保持されている値とを比較する、ペ
ージテーブル先頭アドレス比較手段８を設け、メモリア
クセスサイクル時に、ＴＬＢ索引ステージでＴＬＢフォ
ルトとなったとき、セグメントテーブル先頭アドレス保
持手段７の内容によって、すぐセグメントテーブル索引
サイクルの起動を行い、ページテーブル先頭アドレス比
較手段８の出力が不一致のとき続くサイクルを禁止する
ように構成する。
セグメントテーブルエントリと、ページテーブル先頭ア
ドレス保持手段６に保持されている値とを比較する、ペ
ージテーブル先頭アドレス比較手段８を設け、メモリア
クセスサイクル時に、ＴＬＢ索引ステージでＴＬＢフォ
ルトとなったとき、セグメントテーブル先頭アドレス保
持手段７の内容によって、すぐセグメントテーブル索引
サイクルの起動を行い、ページテーブル先頭アドレス比
較手段８の出力が不一致のとき続くサイクルを禁止する
ように構成する。
【０００８】
【作用】メモリアクセスサイクルのＴＬＢ索引ステージ
でＴＬＢフォルトとなったとき、ページテーブル先頭ア
ドレス保持手段６に保持されている値とページテーブル
のエントリインデックスを加算して得られるアドレス値
によって、先行してページテーブル索引サイクルを起動
することにより、セグメントが同じであればセグメント
テーブルエントリの読み出しのための時間が短縮され
る。セグメントが同じでなければ通常の（従来通りの）
動作サイクルが行なわれる。この場合には先行して起動
された処理は、中断されるので悪影響はない。
でＴＬＢフォルトとなったとき、ページテーブル先頭ア
ドレス保持手段６に保持されている値とページテーブル
のエントリインデックスを加算して得られるアドレス値
によって、先行してページテーブル索引サイクルを起動
することにより、セグメントが同じであればセグメント
テーブルエントリの読み出しのための時間が短縮され
る。セグメントが同じでなければ通常の（従来通りの）
動作サイクルが行なわれる。この場合には先行して起動
された処理は、中断されるので悪影響はない。
【０００９】請求項２の発明は、通常の動作サイクルに
先行して、少しでも早く開始するためにセグメントテー
ブルのエントリアドレス計算を省略してセグメントテー
ブルエントリの読み出しを行なう。ページテーブル先頭
アドレス比較手段８の出力が不一致のとき続くサイクル
を禁止するので、もしこれが違っている場合はこの段階
で中断され、通常の動作サイクルにまかされる。
先行して、少しでも早く開始するためにセグメントテー
ブルのエントリアドレス計算を省略してセグメントテー
ブルエントリの読み出しを行なう。ページテーブル先頭
アドレス比較手段８の出力が不一致のとき続くサイクル
を禁止するので、もしこれが違っている場合はこの段階
で中断され、通常の動作サイクルにまかされる。
【００１０】
【実施例】以下、図面を参照して本発明の実施例を説明
する。図１は本発明のパイプラインＤＡＴ機構の実施例
のブロック図である。プライオリティ決定ステージＰ、
ＴＬＢ索引ステージＴ、バッファメモリ参照ステージ
Ｂ、アドレス算出ステージ（算出結果ステージ）Ｒより
成る。プライオリティ決定ステージＰではプロセサ内の
他の処理ブロックから処理内容指定とメモリアドレスを
受けて、処理順位を決めてＰ−Ｔ−Ｂ−Ｒサイクルを起
動する。ＴＬＢ索引ステージＴではＴＬＢを索引する場
合とそのまま次のステージに渡す場合とがある。バッフ
ァメモリ参照ステージＢではバッファメモリをアクセス
する場合とそのまま次のステージに渡す場合とがある。
バッファメモリからセグメントテーブルエントリを読み
出した場合にはその内容をページテーブル先頭アドレス
レジスタｒＰＴＯＡ６にセットする。また、以前の値と
読み出した値とを比較器８で比較し結果を保持する。ア
ドレス算出ステージ（算出結果ステージ）Ｒでは、先頭
アドレスとエントリインデックスとを加算する。セグメ
ントテーブルのエントリアドレスを計算する場合、ペー
ジテーブルのエントリアドレスを計算する場合、ページ
内アドレスを計算する場合、およびｒＰＴＯＡとページ
テーブルインデックスからページテーブルエントリアド
レスを計算する場合とがある。
する。図１は本発明のパイプラインＤＡＴ機構の実施例
のブロック図である。プライオリティ決定ステージＰ、
ＴＬＢ索引ステージＴ、バッファメモリ参照ステージ
Ｂ、アドレス算出ステージ（算出結果ステージ）Ｒより
成る。プライオリティ決定ステージＰではプロセサ内の
他の処理ブロックから処理内容指定とメモリアドレスを
受けて、処理順位を決めてＰ−Ｔ−Ｂ−Ｒサイクルを起
動する。ＴＬＢ索引ステージＴではＴＬＢを索引する場
合とそのまま次のステージに渡す場合とがある。バッフ
ァメモリ参照ステージＢではバッファメモリをアクセス
する場合とそのまま次のステージに渡す場合とがある。
バッファメモリからセグメントテーブルエントリを読み
出した場合にはその内容をページテーブル先頭アドレス
レジスタｒＰＴＯＡ６にセットする。また、以前の値と
読み出した値とを比較器８で比較し結果を保持する。ア
ドレス算出ステージ（算出結果ステージ）Ｒでは、先頭
アドレスとエントリインデックスとを加算する。セグメ
ントテーブルのエントリアドレスを計算する場合、ペー
ジテーブルのエントリアドレスを計算する場合、ページ
内アドレスを計算する場合、およびｒＰＴＯＡとページ
テーブルインデックスからページテーブルエントリアド
レスを計算する場合とがある。
【００１１】図２に本発明の実施例の処理手順を示す。
図１と併せて処理の説明をする。（１）はメモリアクセ
スの場合である。命令実行部からオペランドアドレスＯ
Ａを、または命令フェッチ部から命令アドレスＩＡをレ
ジスタ１に受けてＰステージが起動される。Ｔステージ
でＴＬＢを索引してヒットすれば、その実アドレスがレ
ジスタ２によってＢステージに渡される。Ｂステージで
はバッファメモリ（キャッシュ）にそのアドレスの内容
が存在すればレジスタ４に読み出され、Ｒステージは素
通りしてレジスタ５をとおして要求元の処理ブロックへ
渡される。
図１と併せて処理の説明をする。（１）はメモリアクセ
スの場合である。命令実行部からオペランドアドレスＯ
Ａを、または命令フェッチ部から命令アドレスＩＡをレ
ジスタ１に受けてＰステージが起動される。Ｔステージ
でＴＬＢを索引してヒットすれば、その実アドレスがレ
ジスタ２によってＢステージに渡される。Ｂステージで
はバッファメモリ（キャッシュ）にそのアドレスの内容
が存在すればレジスタ４に読み出され、Ｒステージは素
通りしてレジスタ５をとおして要求元の処理ブロックへ
渡される。
【００１２】図に示すようにＴステージにおいてＴＬＢ
フォルトとなった場合は、論理アドレスをそのままＢ，
Ｒステージを通し、要求元をインタロックし、（４）に
示すようにＰステージを起動してセグメントテーブルの
エントリ読み出し、続いてページテーブルのエントリ読
み出し、結果のＴＬＢ書込みの３サイクルを続けて行な
う。ただし、メモリアクセスサイクルのＲステージで、
比較器９の比較結果が一致であればセグメントテーブル
エントリ読み出し以下のサイクルは起動しない。
フォルトとなった場合は、論理アドレスをそのままＢ，
Ｒステージを通し、要求元をインタロックし、（４）に
示すようにＰステージを起動してセグメントテーブルの
エントリ読み出し、続いてページテーブルのエントリ読
み出し、結果のＴＬＢ書込みの３サイクルを続けて行な
う。ただし、メモリアクセスサイクルのＲステージで、
比較器９の比較結果が一致であればセグメントテーブル
エントリ読み出し以下のサイクルは起動しない。
【００１３】（２）に示すように、（１）のメモリアク
セスのＴステージにおいてＴＬＢフォルトであれば、
（４）の起動に先行して、レジスタ２のページエントリ
インデックスＰＸをＲステージの加算器にパスし、ｒＰ
ＴＯＡの内容と加算してページテーブルエントリアドレ
スを得て、ページテーブルエントリ読み出しサイクルを
起動する。以下（４）と同じ過程を経るが、比較器９あ
るいは比較器８の結果が不一致であることがわかった場
合は新たなサイクルの起動をしない。
セスのＴステージにおいてＴＬＢフォルトであれば、
（４）の起動に先行して、レジスタ２のページエントリ
インデックスＰＸをＲステージの加算器にパスし、ｒＰ
ＴＯＡの内容と加算してページテーブルエントリアドレ
スを得て、ページテーブルエントリ読み出しサイクルを
起動する。以下（４）と同じ過程を経るが、比較器９あ
るいは比較器８の結果が不一致であることがわかった場
合は新たなサイクルの起動をしない。
【００１４】これにより、メモリアクセス時にテーブル
索引が必要であっても、セグメントが同じであれば、セ
グメントテーブルのエントリ読み出しサイクルを省略す
ることができる。セグメントが異なれば、従来通りであ
る。
索引が必要であっても、セグメントが同じであれば、セ
グメントテーブルのエントリ読み出しサイクルを省略す
ることができる。セグメントが異なれば、従来通りであ
る。
【００１５】（３）に示すのは、（４）の通常処理を少
しでも早くするためＴＬＢフォルト検出のとき、直ちに
ｒＳＴＥＡの内容によりセグメントテーブルのエントリ
読み出しサイクルに入るものである。これによりセグメ
ントテーブルの内容が変わっていなければエントリアド
レスの計算のための時間を省略できる。変わっていれ
ば、比較器８の結果が不一致となり、その後のサイクル
は禁止され、通常処理にまかされる。その後のサイクル
は同様である。もちろん（２）に示した処理を併用でき
る。
しでも早くするためＴＬＢフォルト検出のとき、直ちに
ｒＳＴＥＡの内容によりセグメントテーブルのエントリ
読み出しサイクルに入るものである。これによりセグメ
ントテーブルの内容が変わっていなければエントリアド
レスの計算のための時間を省略できる。変わっていれ
ば、比較器８の結果が不一致となり、その後のサイクル
は禁止され、通常処理にまかされる。その後のサイクル
は同様である。もちろん（２）に示した処理を併用でき
る。
【００１６】
【発明の効果】以上説明したように、本発明によればパ
イプライン方式のＤＡＴ機構において、ＴＬＢフォルト
時のアドレス変換テーブルの索引処理を短縮することが
できる。
イプライン方式のＤＡＴ機構において、ＴＬＢフォルト
時のアドレス変換テーブルの索引処理を短縮することが
できる。
【図１】本発明のパイプラインＤＡＴ機構の実施例のブ
ロック図である。
ロック図である。
【図２】本発明のパイプラインＤＡＴ処理手順を示す図
である。
である。
【図３】ＤＡＴ処理の概念図である。
【図４】従来技術のパイプラインＤＡＴ処理手順を示す
図である。
図である。
１，２，３，４，５ レジスタ ６ ページテーブル先頭アドレス保持手段（ページテー
ブル先頭アドレスレジスタ） ７ セグメントテーブル先頭アドレス保持手段（セグメ
ントテーブルエントリアドレスレジスタ） ８ ページテーブル先頭アドレス比較手段（比較器） ９ セグメントテーブルエントリアドレス比較手段（比
較器） 10 ＴＬＢ 20 バッファメモリ（キャッシュ） 30 アドレス計算器 Ｐ プライオリティ決定ステージ Ｔ ＴＬＢ索引ステージ Ｂ バッファメモリ参照ステージ Ｒ アドレス算出ステージ
ブル先頭アドレスレジスタ） ７ セグメントテーブル先頭アドレス保持手段（セグメ
ントテーブルエントリアドレスレジスタ） ８ ページテーブル先頭アドレス比較手段（比較器） ９ セグメントテーブルエントリアドレス比較手段（比
較器） 10 ＴＬＢ 20 バッファメモリ（キャッシュ） 30 アドレス計算器 Ｐ プライオリティ決定ステージ Ｔ ＴＬＢ索引ステージ Ｂ バッファメモリ参照ステージ Ｒ アドレス算出ステージ
Claims (2)
- 【請求項１】 処理の開始を決定するプライオリティ決
定ステージ（Ｐ）、ＴＬＢ索引ステージ（Ｔ）、バッフ
ァメモリ参照ステージ（Ｂ）、先頭アドレスとエントリ
インデックスとを加算するアドレス算出ステージ（Ｒ）
で１サイクルを成すパイプラインより成るＤＡＴ機構で
あって、メモリアクセスするときのサイクルでＴＬＢフ
ォルトを検出すると、順次、セグメントテーブル索引、
ページテーブル索引、実アドレス算出、ＴＬＢ書込みの
各サイクルの処理を行って、最初のメモリアクセスの再
開を行うパイプラインＤＡＴ機構において、 最近アクセスされたセグメントテーブルのエントリアド
レスを保持するセグメントテーブルエントリアドレス保
持手段（７）と、 最近アクセスされたセグメントテーブルのエントリすな
わちページテーブルの先頭アドレスを保持するページテ
ーブル先頭アドレス保持手段（６）と、 セグメントテーブルの先頭アドレスにセグメントテーブ
ルのエントリインデックスを加算して得られるアドレス
と、セグメントテーブルエントリアドレス保持手段
（７）に保持されている値とを比較する、セグメントテ
ーブルエントリアドレス比較手段（９）とを設け、 メモリアクセスサイクルのＴＬＢ索引ステージでＴＬＢ
フォルトとなったとき、論理アドレスを次段以降のステ
ージに伝え、アドレス算出ステージにおいてセグメント
テーブル先頭アドレスとセグメントテーブルのエントリ
インデックスとを加算し、セグメントテーブルエントリ
アドレス比較手段（９）の出力が不一致のとき、プライ
オリティステージを起動して、セグメントテーブル索
引、ページテーブル索引、実アドレス算出、ＴＬＢ書込
みの各サイクルを行って、最初のメモリアクセスの再開
を行い、 一方、ページテーブル先頭アドレス保持手段（６）に保
持されている値とページテーブルのエントリインデック
スを加算して得られるアドレス値によって、先行してペ
ージテーブル索引サイクルを起動し、セグメントテーブ
ルエントリアドレス比較手段（９）の出力が不一致のと
き、続くＴＬＢ書込みサイクルの起動を禁止するように
構成したことを特徴とするパイプラインＤＡＴ機構。 - 【請求項２】 読み出したセグメントテーブルエントリ
と、ページテーブル先頭アドレス保持手段（６）に保持
されている値とを比較する、ページテーブル先頭アドレ
ス比較手段（８）を設け、 メモリアクセスサイクル時に、ＴＬＢ索引ステージでＴ
ＬＢフォルトとなったとき、 セグメントテーブル先頭アドレス保持手段（７）の内容
によって、すぐセグメントテーブル索引サイクルの起動
を行い、 ページテーブル先頭アドレス比較手段（８）の出力が不
一致のとき続くサイクルを起動することを特徴とする請
求項１に記載のパイプラインＤＡＴ機構。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5082296A JPH06295264A (ja) | 1993-04-09 | 1993-04-09 | パイプラインｄａｔ機構 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5082296A JPH06295264A (ja) | 1993-04-09 | 1993-04-09 | パイプラインｄａｔ機構 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06295264A true JPH06295264A (ja) | 1994-10-21 |
Family
ID=13770592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5082296A Withdrawn JPH06295264A (ja) | 1993-04-09 | 1993-04-09 | パイプラインｄａｔ機構 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06295264A (ja) |
-
1993
- 1993-04-09 JP JP5082296A patent/JPH06295264A/ja not_active Withdrawn
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2678183B2 (ja) | デジタルプロセッサ制御装置および実行時記憶割当ての方法 | |
| JPH0630075B2 (ja) | キャッシュメモリを有するデータ処理装置 | |
| JPH05134927A (ja) | アドレス変換装置および方法 | |
| JP2575598B2 (ja) | マルチプロセッサ・コンピュータ・システムのシステム・メモリの並行性を増大する方法およびシステム | |
| US5226132A (en) | Multiple virtual addressing using/comparing translation pairs of addresses comprising a space address and an origin address (sto) while using space registers as storage devices for a data processing system | |
| JP3499135B2 (ja) | 情報処理装置 | |
| JPH04213135A (ja) | 外部メモリアクセスシステム | |
| JPH077356B2 (ja) | パイプライン方式のマイクロプロセッサ | |
| JPH0769866B2 (ja) | アドレス変換装置 | |
| JPH0650480B2 (ja) | 多重仮想記憶システムおよびアドレス制御装置 | |
| JPH06295264A (ja) | パイプラインｄａｔ機構 | |
| JPH0552539B2 (ja) | ||
| JP3645671B2 (ja) | 命令バッファを有するプロセッサ装置 | |
| JPH0546475A (ja) | バツフア記憶制御方式 | |
| JP2507785B2 (ja) | ペ―ジテ―ブルエントリ無効化装置 | |
| JP2535593B2 (ja) | 情報処理装置 | |
| JPH0133856B2 (ja) | ||
| JPH08212068A (ja) | 情報処理装置 | |
| JPH0235331B2 (ja) | ||
| JPS6161142B2 (ja) | ||
| JPH0812602B2 (ja) | 情報処理装置 | |
| JPH0573424A (ja) | 高速アドレス変換方式 | |
| JPS6047618B2 (ja) | 情報処理装置 | |
| JPS61136145A (ja) | キヤツシユメモリ制御回路 | |
| JPH06314196A (ja) | 情報処理方法および装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000704 |