JPH0812602B2

JPH0812602B2 - 情報処理装置

Info

Publication number: JPH0812602B2
Application number: JP31900887A
Authority: JP
Inventors: 健二松原; 清治長井
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1987-12-18
Filing date: 1987-12-18
Publication date: 1996-02-07
Anticipated expiration: 2011-02-07
Also published as: JPH01161533A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、情報処理装置に係り、特に、パイプライン
処理方式をとる情報処理装置に関する。

〔従来の技術〕

一般に、パイプライン処理方式をとる情報処理装置
は、命令の読出し、命令のデコード、オペランドの読出
し、命令の実行などの命令処理の各ステージが連続する
命令間でオーバラツプして進行するように動作する。こ
のため後続の命令読出しが先行するストア命令の実行よ
り先行する場合が生じる。先行するストア命令がメモリ
のある領域を変更し、後続の命令読出しがその領域から
既に命令を読出し命令バツフアにその命令を取込んでい
る場合、メモリと命令バツフアとの間に矛盾が起きる。

このため従来のこの種情報処理装置は、例えば、命令
バツフアに取込まれた命令がメモリ上で変更されたとき
に命令バツフアを無効化し、命令を読み直している。し
かし、変更された命令の前に分岐命令があり分岐成功す
る場合などは、命令バツフアを無効化し命令読出しをや
り直すことは、その新たな読出命令が利用されないこと
になり、性能低下を引き起す。このような性能低下を防
止するための従来技術として、例えば、特開昭60−7724
1号公報等に記載された技術が知られている。

この種従来技術は、命令バツフアに取込まれた命令が
メモリ上で変更されたことを検出する（これを第１の検
出と呼ぶ）と、その結果を保持し、後続の命令の読出し
は抑止するが、命令の処理は続行するように動作する。
そして、命令を演算ユニツトで実行しようとするとき、
保持されている検出結果により該命令がメモリ上で変更
されているかどうかを検出し（これを第２の検出と呼
ぶ）、変更されている場合、演算ユニツトの実行を抑止
し、命令バツフアを無効化し、変更された命令以降の命
令読出しをやり直している。

また、前記従来技術による情報処理装置は、パイプラ
イン処理を行なうユニツト内に、多くの命令の演算を処
理できる演算器と汎用レジスタIGPRを備え、これらを演
算ユニツトの実行とは独立に、命令のデコードに同期し
て動作させることにより、分岐命令の判定や、命令間で
参照するレジスタがコンフリクトするケースの処理など
の高速化が行なわれており、一般にこれを先行演算と呼
ぶ。

例えば、Ｌ（Load）命令とＡ（Add）命令が連続し、
Ｌ命令で書込む前記汎用レジスタとは異なる汎用レジス
タGGPRとＡ命令がオペランド・アドレス計算のために用
いる汎用レジスタGGPRとの番号が一致している場合、Ｌ
命令が演算ユニツトで実行されその実行結果がGGPRに書
込まれてからＡ命令のオペランド・アドレスを計算して
いたのでは、パイプラインが大きく乱れ、性能が低下し
てしまう。そこで、演算ユニツトの実行とは独立にＬ命
令のオペランドをIGPRに書込み、IGPRを用いてＡ命令の
オペランド・アドレスを計算することにより、パイプラ
インの乱れを小さく抑えることができる。

この様な先行演算器とIGPRを有する情報処理装置にお
いて、前述したようなメモリと命令バツフアの不一致が
生じた場合、演算ユニツトの実行を抑止するほかに、IG
PRとGGPRとの内容が一致していないと、後続命令の演算
に矛盾が生じるため、IGPRとGGPRの一致保証を行う必要
がある。このため、前述の従来技術では、前記第１の検
出は、例えば、ストア命令が演算ユニツト内で実行され
ストア・リクエストが出される時点で、ストア・アドレ
スと命令バツフア内に取込まれている命令のアドレスと
を比較することにより行なわれている。

また、前記第２の検出は、例えば、命令が実行待ちキ
ユーから取出され、演算ユニツトで実行されようとする
ときに同期して該命令の命令アドレスを求め、予め第１
の検出の結果により保持されているメモリ上で変更され
た命令のアドレスと比較することにより行なわれてい
る。

〔発明が解決しようとする問題点〕

前記従来技術は、第１、第２の検出が演算ユニツトで
の実行ステージに同期して行なわれるため、これらの検
出結果により汎用レジスタIGPRを用いる先行演算を抑止
することができないという問題点を有する。例えば、ス
トア命令が直後の命令を変更するとき、第１の検出がス
トア命令の実行ステージで行なわれるため、変更される
命令の処理は、先行演算を含めて始められているので、
この先行演算を抑止することができない。

また、前記従来技術は、第１の検出が充分早く行なわ
れていても、第２の検出も同様に命令の実行ステージで
行なわれるため、第２の検出の結果、該命令がメモリ上
で変更されていることが認識されても、該命令の先行演
算を抑止することができないという問題点を有する。こ
のためメモリ上で変更される命令が汎用レジスタへの書
込みを行なう場合、演算ユニツトは、その実行が抑止さ
れるためGGPRへの書込みを行なわないが、先行演算は抑
止されずIGPRへの書込みが行なわれてしまい、GGPRとIG
PRの内容に矛盾が生じてしまう。そこで、前記従来技術
は、このような場合、第２の検出の結果により命令がメ
モリ上で変更されていることが認識されるとIGPRの内容
を該命令の先行演算実行前の内容に戻すため、GGPRから
IGPRへコピーが行なわれ、このコピーに要する手間が大
きくその性能の向上が困難であるという問題点を有す
る。

本発明の目的は、前記従来技術の問題点を解決し、命
令バツフアに取込まれた命令が先行するストア命令によ
りメモリ上で変更された場合、該命令の処理において先
行演算を抑止し、IGPRへの書込みを行なわないようにす
ることにより、IGPRとGGPRの内容の一致を保証し、上記
のメモリと命令バツフアの内容が不一致となつたときの
処理のオーバヘツドを小さくし、なおかつ誤検出による
処理のオーバヘツドが発生しないようにした、高性能の
情報処理装置を提供することにある。

〔問題点を解決するための手段〕

本発明によれば、前記目的は、第１および第２の検出
を先行演算に同期して行なうことにより、達成される。
そして、第１の検出を、後続の命令を変更するストア命
令からみると、検出の対象は、ストア命令がメモリから
読出されてから、演算ユニツトにおいてストア動作が終
了するまでの間に行なわれる命令読出しであるので、本
発明では第１の検出をストア命令が読出されてからデコ
ードされるまでの検出（これを第１−Ａの検出と呼ぶ）
とストア命令がデコードされてからストア動作が終了す
るまでの検出（これを第１−Ｂの検出と呼ぶ）とに分け
て行なう。

〔作用〕

前記第１−Ａの検出は、ストア命令がデコードされた
とき、該ストア・アドレスと命令バツフアに取込まれた
命令のアドレスとを比較することにより行なうことがで
きる。

第１−Ｂの検出は、ストア命令がデコードされてから
ストア動作が終了するまでストア・アドレスを保持し、
命令読出し要求が出たときに読出しアドレスと保持され
ているストア・アドレス（複数のストア・アドレスが保
持されていることもある）とを比較することにより行な
うことができる。

第１−Ａ、第１−Ｂの検出結果により、後続の命令を
変更するストア命令のストア・アドレスは、命令バツフ
アに付随してそれぞれ保持される。

第２の検出は、命令のデコードに同期して該命令のア
ドレスを求め、前記保持されているストア・アドレスと
比較することにより行なうことができる。

第２の検出の結果により、該命令がメモリ上で変更さ
れることが認識でき、先行演算を抑止し、IGPRへの書込
みを防ぐことが可能となる。

また、第２の検出の結果をフラグとして実行待ち命令
キユーに付随して保持し、キユーから命令を取出し演算
ユニツトで実行しようとするときに、このフラグにより
該命令がメモリ上で変更されていることを認識でき、こ
れにより、演算ユニツトの実行を抑止し、命令バツフア
を無効化して変更された命令からの命令読出しのやり直
しを行なうことができる。

〔実施例〕

以下、本発明による情報処理装置の一実施例を図面に
より詳細に説明する。

第１図は本発明の一実施例であり本発明に関する部分
のみを示すブロツク図、第２図は第１図における検出回
路１の詳細を示すブロツク図、第３図は第１図における
検出回路２の詳細を示すブロツク図、第４図は第１図〜
第３図におけるアドレス比較回路の詳細なブロツク図で
ある。第１図〜第４図において、1,2は検出回路、3,4,1
4〜17,24,30,31はアドレス比較回路、５はORゲート、６
はキユー、７〜9,22,27〜29,36はセレクタ、10,11,20,2
1,25,26,34,35はレジスタ、12,13は加算器、18,19,32,3
3,39はANDゲート、23はストア・キユーである。

本発明による情報処理装置の一実施例は、第１図に示
すように、命令バツフアに取込まれた命令がメモリ上で
変更されたことを検出し、その結果を保持する第１の検
出を行う２つの検出回路１及び２と、命令を演算ユニツ
トで実行しようとするとき、その命令がメモリ上で変更
されているか否かを検出する第２の検出を行う２つのア
ドレス比較回路3,4と、これらの比較回路3,4の結果の論
理和を行うORゲートと、その出力を保持する実行待ち命
令キユーに対応するキユー６と、このキユー６の中から
演算ユニツトで実行されようとする命令に対応する要素
を選択するセレクタ７とにより構成されている。

次に、このように構成された第１図に示す実施例の動
作を説明する。

先行するストア命令がデコードされ、ストア命令の先
頭／終了アドレス（SSA/SEA）が求められると前記第１
−Ａの検出を行う回路である検出回路１は、既に命令バ
ツフアに取込まれている後続する命令の先頭／終了アド
レスとストア命令の先頭／終了アドレス（SSA/SEA）と
を比較する。この結果、前記先行するストア命令が後続
の命令を変更することを検出すると、検出回路１は、そ
のストア・アドレスを内部に保持し、アドレス比較回路
３に出力する。

後続の命令による命令読出し要求が出され、命令読出
しの先頭／終了アドレス（iSA/iEA）が求められると、
前記第１−Ｂの検出を行う回路である検出回路２は、実
行中または実行待ちのストア命令のストアする先頭／終
了アドレスと前記命令読出しの先頭／終了アドレス（iS
A/iEA）とを比較する。この結果、読出そうとする命令
が先行するストア命令により変更されることが検出され
ると、該ストア・アドレスは、ストア動作終了後も検出
回路２内に保持される。検出回路２は、実行中または実
行待ちのストア命令のストア・アドレスおよび前記保持
されたアドレスを出力する。

命令がデコードされ、命令の先頭／終了アドレス（DS
A/DEA）が求められると、アドレス比較回路３は、検出
回路１の検出結果により保持されたストア・アドレスと
前記命令の先頭／終了アドレス（DSA/DEA）とを比較す
る。また、アドレス比較回路４は、検出回路２の検出結
果により保持されたストア・アドレスおよび実行中また
は実行待ちのストア命令のストア・アドレスと前記命令
の先頭／終了アドレス（DSA/DEA）とを比較する。アド
レス比較回路3,4の出力は、ORゲート５でORがとられ、
該デコードされた命令が先行するストア命令によりメモ
リ上で変更されているかどうかが検出される。変更され
ている場合には、ORゲート５の出力により、該デコード
された命令の先行演算を抑止し、汎用レジスタIGPRへ書
込みを行なわないようにする。また、ORゲート５の出力
は、実行待ち命令キユーに対応して、キユー６に格納さ
れる。演算ユニツトで命令を実行しようとするときに、
セレクタ７により、前記検出結果が選択され、該命令が
メモリ上で変更されていることが認識されると、演算ユ
ニツトの実行が抑止され、命令バツフアを無効化し、変
更された命令以降の読出しをやり直す。

第２図に示す検出回路１の詳細図において、セレクタ
8,9は、命令バツフアが起動されるときは命令アドレス
側を、それ以外のときは加算器12,13の出力を選択す
る。レジスタ10,11は、命令バツフアに取込まれている
命令の先頭／終了アドレス（iBSA＊/iBEA＊，＊＝0,1）
を格納するレジスタである。命令バツフアは、２組有
り、一方は実行されている命令の後続命令列を格納し、
もう一方は分岐命令の分岐先命令列を格納する。加算器
12,13は、命令が命令バツフアから取出され、デコード
されるごとにレジスタ10,11のうちどちらか対応する方
の先頭アドレスを命令長だけ増加させる。アドレス比較
回路14,16は、ストア命令のストア・アドレスと命令バ
ツフアに取込まれている命令のアドレスとを比較する。
アドレス比較回路15,17は、ストアの先頭アドレスが、
レジスタ20,21に保持されている先頭アドレスより小さ
いかどうか比較する。レジスタ20,21は、それぞれの命
令バツフア中の命令を変更するストア命令のストア・ア
ドレスを保持するレジスタであり、セレクタ22は、現在
デコードされている命令バツフア側を選択する。

以下、第２図に示す検出回路１の動作を説明する。

命令読出し要求が出され、その先頭／終了アドレス
（iSA/iEA）が求められると、該命令読出しが命令バツ
フアを新たに起動するものであれば先頭／終了アドレス
（iSA/iEA）の両方が、そうでなければ終了アドレス（i
EA）のみが、命令読出し要求のでた命令バツフアに対応
してレジスタ10あるいは11に保持される。

ストア命令がデコードされ、ストアする先頭／終了ア
ドレス（SSA/SEA）が求められると、アドレス比較回路1
4,16は、レジスタ10,11に保持されているアドレスと前
記ストアする先頭／終了アドレス（SSA/SEA）とを比較
し該ストア命令がそれぞれの命令バツフア中の命令を変
更するかどうか検出する。また、アドレス比較回路15,1
7は、ストアの先頭アドレス（SSA）がレジスタ20,21に
保持されている先頭アドレスより小さいかどうか検出す
る。このとき、アドレス比較回路は、レジスタ20,21に
アドレスが保持されていないときは真を出力する。AND
ゲート18,19でこれらの比較結果をANDすることにより、
該ストア命令が、既に保持されているアドレスより小さ
いアドレスで命令バツフア中の命令を変更するときに、
そのストア・アドレスをレジスタ20,21に保持する。

一般に、命令は、小さいアドレスより順に実行される
ので、ストアの先頭アドレスがすでにレジスタ20,21に
保持されているアドレスより小さい場合、レジスタ20,2
1内のストア・アドレスに優先して、小さい方のストア
・アドレスをレジスタ20,21に保持させる必要があり、
前述のようなアドレス比較処理が行われる。

レジスタ20,21に保持されたストア・アドレスは、セ
レクタ22において、現在デコードされている命令バツフ
ア側が選択され出力される。

第３図に示す検出回路２の詳細図において、ストア・
キユー23は、実行中または実行待ちのストア命令のスト
ア・アドレスをストア動作が終了するまで保持する。ア
ドレス比較回路24は、ストア・キユーに保持されている
ストアの先頭／終了アドレス（SQSA/SQEA）と命令読出
しアドレス（iSA/iEA）とを比較し、レジスタ25,26は、
このアドレス比較回路24の結果を、命令読出しの出され
た命令バツフアに対応して保持する。セレクタ27,28,29
は、ストア動作の終了したストア命令の検出結果または
ストア・アドレスを選択する。アドレス比較回路30,31
は、セレクタ29の出力の先頭アドレスが、レジスタ34,3
5の先頭アドレスより小さいかどうか検出する。レジス
タ34,35は、後続の命令を変更するストア命令のストア
・アドレスを、ストア動作終了後に保持し、セレクタ36
は、レジスタ34,35に保持されているアドレスの内、現
在デコードされている命令バツフアに対応する側を選択
する。

次に第３図に示す検出回路２の動作を説明する。

ストア命令がデコードされ、ストアする先頭／終了ア
ドレス（SSA/SEA）が求まると、このストアする先頭／
終了アドレス（SSA/SEA）は、ストア動作が終了するま
でストア・キユー23に保持される。

命令読出し要求が出され、命令読出しの先頭／終了ア
ドレス（iSA/iEA）が求まると、アドレス比較回路24
は、ストア・キユー23に保持されているストア・アドレ
スと前記命令読出しの先頭／終了アドレス（iSA/iEA）
との比較を行う。この結果、読出そうとする命令が、ス
トア・キユー23に保持されている先行するストア命令に
より変更されることが検出される。この検出結果は、ス
トア・キユー23に対応して、レジスタ25,26の内、命令
読出しが出された命令バツフア側に保持される。

ストア命令の動作が終了すると、セレクタ27,28,29
は、該ストア命令に対応して前記検出結果及びストア・
アドレスを選択する。アドレス比較回路30,31は、セレ
クタ29の出力の先頭アドレスがレジスタ34,35に保持さ
れている先頭アドレスより小さいかどうか検出する。こ
のとき、アドレス比較回路30,31は、レジスタ34,35にア
ドレスが保持されていないと真を出力する。ANDゲート3
2,33は、レジスタ25,26に保持されているアドレス比較
回路24の比較結果と、アドレス比較回路30,31の比較結
果とのANDをとることにより、前記ストア命令が、レジ
スタ34,35に保持されているアドレスより小さいアドレ
スで、命令バツフア中の命令を変更する場合に、そのス
トア・アドレスをレジスタ34,35に保持させる。レジス
タ34,35に保持されたストア・アドレスは、セレクタ36
により、現在デコードされている命令バツフア側が選択
されて出力される。

前述した第１図〜第３図におけるアドレス比較回路3,
4,14,16,24は、第４図に示すように、２つの大小比較器
37,38とANDゲート39により構成される。

比較器37は、ストアの終了アドレスが命令の先頭アド
レスより大きいことを検出し、比較器38は、ストアの先
頭アドレスが命令の終了アドレスより小さいことを検出
する。そして、ANDゲート39は、これらの検出結果をAND
することにより、ストア命令が命令アドレスに対してス
トアを行うことを示す検出信号を出力する。

前述したように、本発明の一実施例は、ストア命令が
デコードされたとき、後続の命令の変更を検出（第１−
Ａの検出）する第１の手段、命令読出要求がでたとき、
実行中または実行待ちのストア命令により読出す命令の
変更を検出（第１−Ｂの検出）する第２の手段、後続す
る命令を変更するストア命令のストア・アドレスを保持
するレジスタ20,21,34,35による第１、第２手段内に備
えた第３の手段、命令がデコードされたとき、該命令が
変更されることを検出するアドレス比較回路3,4による
第４の手段、第４の手段の検出結果を保持するキユー６
による第５の手段を備えて構成されており、これによ
り、命令バツフアに取込まれている命令が、先行するス
トア命令により変更される場合に、先行演算を抑止し、
IGPRとGGPRの内容の一致を保証することを可能としてい
る。

〔発明の効果〕

以上説明したように、本発明によれば、命令バツフア
に取込まれている命令が、先行するストア命令によりメ
モリ上で変更される場合に、変更された命令の先行演算
を抑止し、IGPRへの書込みを行なわないようにすること
ができる。この結果、GGPRをIGPRへコピーする必要がな
くなり、前記の場合の処理を簡潔かつ迅速に行なうこと
が可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例を示し、本発明に関する部分
のみを示すブロツク図、第２図は第１図における検出回
路１の詳細を示すブロツク図、第３図は第１図における
検出回路２の詳細を示すブロツク図、第４図は第１図〜
第３図におけるアドレス比較回路の詳細なブロツク図で
ある。 1,2……検出回路、3,4,14〜17,24,30,31……アドレス比
較回路、５……ORゲート、６……キユー、７〜9,22,27
〜29,36……セレクタ、10,11,20,21,25,26,34,35……レ
ジスタ、12,13……加算器、18,19,32,33,39……ANDゲー
ト、23……ストア・キユー、37,38……大小比較器。

Claims

【特許請求の範囲】

【請求項１】命令の処理をいくつかのステージに分け
て、複数の命令を同時に処理するパイプライン処理方式
の情報処理装置であつて、パイプラインの制御を行うユ
ニツト内に多くの命令の演算を処理できる先行演算器と
汎用レジスタIGPRとを備え、また、全ての命令の演算を
処理できるユニツト内に、前記汎用レジスタとは別個の
汎用レジスタGGPRを備える情報処置装置において、スト
ア命令がデコードされたとき、該ストア命令によりすで
に命令バツフアに取込まれている後続の命令が変更され
るか否かを検出する第１の手段と、命令読出し要求がで
たとき、先行する実行中または実行待ちのストア命令に
より読出す命令が変更されるか否かを検出する第２の手
段と、前記第１及び第２の手段の検出結果により、後続
する命令を変更するストア命令のストア・アドレスを、
命令バツフアに付随して保持する前記第１及び第２の手
段内に備えられる第３の手段と、命令がデコードされた
とき、該命令のアドレスと前記命令バツフアに付随して
保持されているストア・アドレスとを比較することによ
り該命令が先行するストア命令により変更されることを
検出する第４の手段と、前記第４の手段の検出結果を実
行待ち命令キユーに付随する情報として保持する第５の
手段とを備え、前記第４の手段による検出結果によりパ
イプラインの制御を行うユニツトの先行演算を抑止し、
前記汎用レジスタIGPRへの書込みを行わないようにする
とともに、命令がキユーから取出されたとき、前記第５
の手段に保持されている命令キユーに付随する情報によ
り、該命令が変更されていることを認識すると、演算ユ
ニツトの実行を抑止し、命令バツフアを無効化し、変更
された命令以降を読出すようにすることを特徴とする情
報処理装置。