JPH0629798A - コンパレータ - Google Patents
コンパレータInfo
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- JPH0629798A JPH0629798A JP3072840A JP7284091A JPH0629798A JP H0629798 A JPH0629798 A JP H0629798A JP 3072840 A JP3072840 A JP 3072840A JP 7284091 A JP7284091 A JP 7284091A JP H0629798 A JPH0629798 A JP H0629798A
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Abstract
(57)【要約】
【目的】 入力交流信号の両方のゼロクロス点を正確に
検出し、しかも入力交流信号に対して極性の決まったデ
ジタル信号を得ることができるコンパレータを提供す
る。 【構成】 入力交流信号ｖinの一方および他方の零クロ
ス時点で出力される第１のデジタル信号Ｖ1 および第２
のデジタル信号Ｖ2 の何れか一方をエッジ検出部１２の
データ入力端に接続する。第１のデジタル信号Ｖ1 と第
２のデジタル信号Ｖ2 から合成された２倍の周波数の第
３のデジタル信号７５Ｘを分周器部１３のクロック入力
端ＣＫに入力し、エッジ検出部１２より出力される微分
パルスを分周器部１３のリセット端子Ｒに入力する。こ
れによって、エッジ検出部１２より出力されるエッジ検
出パルスを同期信号として第３のデジタル信号７５Ｘを
分周器部１３で分周して第４のデジタル信号Ｖ4 を出力
する。
検出し、しかも入力交流信号に対して極性の決まったデ
ジタル信号を得ることができるコンパレータを提供す
る。 【構成】 入力交流信号ｖinの一方および他方の零クロ
ス時点で出力される第１のデジタル信号Ｖ1 および第２
のデジタル信号Ｖ2 の何れか一方をエッジ検出部１２の
データ入力端に接続する。第１のデジタル信号Ｖ1 と第
２のデジタル信号Ｖ2 から合成された２倍の周波数の第
３のデジタル信号７５Ｘを分周器部１３のクロック入力
端ＣＫに入力し、エッジ検出部１２より出力される微分
パルスを分周器部１３のリセット端子Ｒに入力する。こ
れによって、エッジ検出部１２より出力されるエッジ検
出パルスを同期信号として第３のデジタル信号７５Ｘを
分周器部１３で分周して第４のデジタル信号Ｖ4 を出力
する。
Description
【０００１】
【産業上の利用分野】この発明は、交流信号を波形整形
してデジタル信号を得るコンパレータに関するものであ
る。
してデジタル信号を得るコンパレータに関するものであ
る。
【０００２】
【従来の技術】コンパレータは、２つの入力端子に印加
された電圧を比較することで、その差電圧に応じて状態
を変えるデジタル信号を得ることができるために、正弦
波状の交流信号を波形整形する回路等に広く使用されて
いる。波形整形回路にコンパレータを使用する場合に
は、交流信号に含まれる小さな高周波ノイズによって、
出力信号の立ち上がりまたは立ち下がり時点にするどい
ヒゲ状のノイズパルスが発生する。従来、このようなノ
イズによる誤動作を防ぐために、コンパレータの出力状
態を入力に帰還して、入出力特性にヒステリシスを設け
ている。
された電圧を比較することで、その差電圧に応じて状態
を変えるデジタル信号を得ることができるために、正弦
波状の交流信号を波形整形する回路等に広く使用されて
いる。波形整形回路にコンパレータを使用する場合に
は、交流信号に含まれる小さな高周波ノイズによって、
出力信号の立ち上がりまたは立ち下がり時点にするどい
ヒゲ状のノイズパルスが発生する。従来、このようなノ
イズによる誤動作を防ぐために、コンパレータの出力状
態を入力に帰還して、入出力特性にヒステリシスを設け
ている。
【０００３】以下、入出力特性にヒステリシスを設けた
従来のコンパレータについて図面を参照しながら説明す
る。図５はコンパレータの従来例を示す回路図である。
図５において、１は差動比較部、２は電流源部である。
３はカレントミラー部、４は電流増幅部、５は帰還部、
６は出力部である。７はカレントミラー部、８は電流増
幅部、９は帰還部、１０は出力部である。１１は合成部
である。
従来のコンパレータについて図面を参照しながら説明す
る。図５はコンパレータの従来例を示す回路図である。
図５において、１は差動比較部、２は電流源部である。
３はカレントミラー部、４は電流増幅部、５は帰還部、
６は出力部である。７はカレントミラー部、８は電流増
幅部、９は帰還部、１０は出力部である。１１は合成部
である。
【０００４】以上のように構成されたコンパレータにつ
いて、以下図２の動作説明用の波形図を参照しながら説
明する。差動比較部１は、１組の差動トランジスタ２
１，２２のエミッタ抵抗２３，２４を有し、電流源部２
の第１の定電流源２５の電流Ｉ0 が共通エミッタ電流と
して供給され、図２（ａ）の入力交流信号ｖinに応じて
電流Ｉ0 を差動トランジスタ２１，２２のコレクタ側
に、図２（ｂ）のように電流ｉ1 ，ｉ2 として分配す
る。
いて、以下図２の動作説明用の波形図を参照しながら説
明する。差動比較部１は、１組の差動トランジスタ２
１，２２のエミッタ抵抗２３，２４を有し、電流源部２
の第１の定電流源２５の電流Ｉ0 が共通エミッタ電流と
して供給され、図２（ａ）の入力交流信号ｖinに応じて
電流Ｉ0 を差動トランジスタ２１，２２のコレクタ側
に、図２（ｂ）のように電流ｉ1 ，ｉ2 として分配す
る。
【０００５】差動トランジスタ２１のコレクタ側には第
１のカレントミラー部３の入力端が接続され、第１のカ
レントミラー部３の出力端には電流源部２の第２の定電
流源２６（電流Ｉ0 ）の出力端が接続されている。第１
のカレントミラー部３の抵抗３１，３２の抵抗値は２
ｒ：ｒとされ、トランジスタ２８，２９のエミッタ面積
比が１／２ｒ：１／ｒ＝１：２とされており、電流利得
が２倍にされている。したがって、電流ｉ1 がＩ0 ／２
よりも小さくなると、差電流Ｉ0 −２ｉ1 が第１の電流
増幅部４のトランジスタ３３のベース電流となる（一部
はトランジスタ３９のベース電流となる）。
１のカレントミラー部３の入力端が接続され、第１のカ
レントミラー部３の出力端には電流源部２の第２の定電
流源２６（電流Ｉ0 ）の出力端が接続されている。第１
のカレントミラー部３の抵抗３１，３２の抵抗値は２
ｒ：ｒとされ、トランジスタ２８，２９のエミッタ面積
比が１／２ｒ：１／ｒ＝１：２とされており、電流利得
が２倍にされている。したがって、電流ｉ1 がＩ0 ／２
よりも小さくなると、差電流Ｉ0 −２ｉ1 が第１の電流
増幅部４のトランジスタ３３のベース電流となる（一部
はトランジスタ３９のベース電流となる）。
【０００６】トランジスタ３３で増幅された第１の電流
増幅部４の出力電流ｉ3 は第１の帰還部５の入力電流と
なる。第１の帰還部５は、トランジスタ３７，３８から
なるカレントミラーによって構成され、電流ｉ3 に応動
（比例）した電流ｉ4 を第１の電流増幅部４の入力端に
正帰還している（ループ利得は１より大きい）。その結
果、ｉ1 ＜Ｉ0 ／２になった瞬間に、図２（ｃ）のよう
に電流ｉ3 および電流ｉ4 がステップ的に変化する。第
１の電流増幅部４の抵抗３４とダイオード３５，３６は
第１の電流増幅部４の出力電流ｉ3 の最大値を制限する
ために設けてある。
増幅部４の出力電流ｉ3 は第１の帰還部５の入力電流と
なる。第１の帰還部５は、トランジスタ３７，３８から
なるカレントミラーによって構成され、電流ｉ3 に応動
（比例）した電流ｉ4 を第１の電流増幅部４の入力端に
正帰還している（ループ利得は１より大きい）。その結
果、ｉ1 ＜Ｉ0 ／２になった瞬間に、図２（ｃ）のよう
に電流ｉ3 および電流ｉ4 がステップ的に変化する。第
１の電流増幅部４の抵抗３４とダイオード３５，３６は
第１の電流増幅部４の出力電流ｉ3 の最大値を制限する
ために設けてある。
【０００７】第１の出力部６のトランジスタ３９は第１
の電流増幅部４のトランジスタ３３と連動動作し、電流
ｉ5 は電流ｉ3 に比例している。したがって、トランジ
スタ４１がオンとなり、出力である第１のデジタル信号
Ｖ1 は図２（ｄ）のように零となる。入力交流信号ｖin
が正の間は上述の状態を保ちつづけている。入力交流信
号ｖinが負に変わると、差動トランジスタ２１のコレク
タ電流ｉ1は、ｉ1 ＞Ｉ0 ／２となる。前述の正帰還動
作によって第１の帰還部５の出力電流ｉ4 は所定の値に
保たれているために、２ｉ1 −Ｉ0 ＞ｉ4 となった瞬間
（図２のＡ点）に第１の電流増幅部４のトランジスタ３
３のベース電流は零となり、その出力電流ｉ3 も図２
（ｃ）のように零となる。電流ｉ3 が零となると、第１
の帰還部５の出力電流ｉ4 も零となる（正帰還動作）。
また、第１の出力部６のトランジスタ３９の出力電流ｉ
5 も零となり、トランジスタ４１がオフとなり、第１の
デジタル信号Ｖ1 は図２（ｄ）のように大きくなる。以
後、入力交流信号ｖinの変化に伴って前述の動作を繰り
返している。
の電流増幅部４のトランジスタ３３と連動動作し、電流
ｉ5 は電流ｉ3 に比例している。したがって、トランジ
スタ４１がオンとなり、出力である第１のデジタル信号
Ｖ1 は図２（ｄ）のように零となる。入力交流信号ｖin
が正の間は上述の状態を保ちつづけている。入力交流信
号ｖinが負に変わると、差動トランジスタ２１のコレク
タ電流ｉ1は、ｉ1 ＞Ｉ0 ／２となる。前述の正帰還動
作によって第１の帰還部５の出力電流ｉ4 は所定の値に
保たれているために、２ｉ1 −Ｉ0 ＞ｉ4 となった瞬間
（図２のＡ点）に第１の電流増幅部４のトランジスタ３
３のベース電流は零となり、その出力電流ｉ3 も図２
（ｃ）のように零となる。電流ｉ3 が零となると、第１
の帰還部５の出力電流ｉ4 も零となる（正帰還動作）。
また、第１の出力部６のトランジスタ３９の出力電流ｉ
5 も零となり、トランジスタ４１がオフとなり、第１の
デジタル信号Ｖ1 は図２（ｄ）のように大きくなる。以
後、入力交流信号ｖinの変化に伴って前述の動作を繰り
返している。
【０００８】一方、差動比較部１の差動トランジスタ２
２のコレクタ側には第２のカレントミラー部７の入力端
が接続され、第２のカレントミラー部７の出力端には電
流源部２の第３の定電流源２７（電流Ｉ0 ）の出力端が
接続されている。第２のカレントミラー部７の抵抗５
４，５５の抵抗値は２ｒ：ｒとされ、トランジスタ５
１，５２のエミッタ面積比が１／２ｒ：１／ｒ＝１：２
とされており、電流利得が２倍にされている。したがっ
て、電流ｉ2 がＩ0 ／２よりも小さくなると、差電流Ｉ
0 −２ｉ2 が第２の電流増幅部８のトランジスタ５６の
ベース電流となる（一部はトランジスタ６２のベース電
流となる）。
２のコレクタ側には第２のカレントミラー部７の入力端
が接続され、第２のカレントミラー部７の出力端には電
流源部２の第３の定電流源２７（電流Ｉ0 ）の出力端が
接続されている。第２のカレントミラー部７の抵抗５
４，５５の抵抗値は２ｒ：ｒとされ、トランジスタ５
１，５２のエミッタ面積比が１／２ｒ：１／ｒ＝１：２
とされており、電流利得が２倍にされている。したがっ
て、電流ｉ2 がＩ0 ／２よりも小さくなると、差電流Ｉ
0 −２ｉ2 が第２の電流増幅部８のトランジスタ５６の
ベース電流となる（一部はトランジスタ６２のベース電
流となる）。
【０００９】トランジスタ５６で増幅された第２の電流
増幅部８の出力電流ｉ6 は第２の帰還部９の入力電流と
なる。第２の帰還部９はトランジスタ６０，６１からな
るカレントミラーによって構成され、電流ｉ6 に応動
（比例）した電流ｉ7 を第２の電流増幅部８の入力端に
正帰還している（ループ利得は１より大きい）。その結
果、ｉ2 ＜Ｉ0 ／２になった瞬間に、図２（ｅ）のよう
に電流ｉ6 および電流ｉ 7 がステップ的に変化する。第
２の電流増幅部８の抵抗５７とダイオード５８，５９は
出力電流ｉ6 を制限するために設けてある。
増幅部８の出力電流ｉ6 は第２の帰還部９の入力電流と
なる。第２の帰還部９はトランジスタ６０，６１からな
るカレントミラーによって構成され、電流ｉ6 に応動
（比例）した電流ｉ7 を第２の電流増幅部８の入力端に
正帰還している（ループ利得は１より大きい）。その結
果、ｉ2 ＜Ｉ0 ／２になった瞬間に、図２（ｅ）のよう
に電流ｉ6 および電流ｉ 7 がステップ的に変化する。第
２の電流増幅部８の抵抗５７とダイオード５８，５９は
出力電流ｉ6 を制限するために設けてある。
【００１０】第２の出力部１０のトランジスタ６２は第
２の電流増幅部８のトランジスタ５６と連動して動作
し、電流ｉ8 は電流ｉ6 に比例している。したがって、
トランジスタ６４がオンとなり、第２のデジタル信号Ｖ
2 は図２（ｆ）のように零となる。入力交流信号ｖinが
負の間は上述の状態を保ち続けている。入力交流信号ｖ
inが正に変わると、差動トランジスタ２２のコレクタ電
流ｉ2は、ｉ2 ＞Ｉ0 ／２となる。前述の正帰還動作に
よって第２の帰還部９の出力電流ｉ7 は所定の値に保た
れているために、２ｉ2 −Ｉ0 ＞ｉ7 となった瞬間に第
２の電流増幅部８のトランジスタ５６のベース電流は零
となり、電流ｉ6 ，ｉ7，ｉ8 は零となる（正帰還動
作）。したがって、第２の出力部１０のトランジスタ６
４がオフとなり第２のデジタル信号Ｖ2 は図２（ｆ）の
ように大きくなる。以後、入力交流信号ｖinの変化に伴
って前述の動作を繰り返している。
２の電流増幅部８のトランジスタ５６と連動して動作
し、電流ｉ8 は電流ｉ6 に比例している。したがって、
トランジスタ６４がオンとなり、第２のデジタル信号Ｖ
2 は図２（ｆ）のように零となる。入力交流信号ｖinが
負の間は上述の状態を保ち続けている。入力交流信号ｖ
inが正に変わると、差動トランジスタ２２のコレクタ電
流ｉ2は、ｉ2 ＞Ｉ0 ／２となる。前述の正帰還動作に
よって第２の帰還部９の出力電流ｉ7 は所定の値に保た
れているために、２ｉ2 −Ｉ0 ＞ｉ7 となった瞬間に第
２の電流増幅部８のトランジスタ５６のベース電流は零
となり、電流ｉ6 ，ｉ7，ｉ8 は零となる（正帰還動
作）。したがって、第２の出力部１０のトランジスタ６
４がオフとなり第２のデジタル信号Ｖ2 は図２（ｆ）の
ように大きくなる。以後、入力交流信号ｖinの変化に伴
って前述の動作を繰り返している。
【００１１】合成部１１のトランジスタ７０は第１のデ
ジタル信号Ｖ1 に応動してオン・オフ動作し、トランジ
スタ７１は第２のデジタル信号Ｖ2 に応動してオン・オ
フ動作している。したがって、第１および第２のデジタ
ル信号Ｖ1 ，Ｖ2 が共に零になる時（ヒステリシスの区
間）において、合成部１１の出力Ｖ3 は図２（ｇ）のよ
うに大きくなる。その結果、出力Ｖ3 として、入力交流
信号ｖinの零クロス時点よりヒステリシスの幅に対応す
る時間幅のパルス信号を得ることができる。出力Ｖ3 の
周波数は入力交流信号ｖinの周波数（第１および第２の
デジタル信号Ｖ 1 ，Ｖ2 の周波数）の２倍となってお
り、その周期は入力交流信号ｖinの零クロス時点の間隔
に等しくなっている。
ジタル信号Ｖ1 に応動してオン・オフ動作し、トランジ
スタ７１は第２のデジタル信号Ｖ2 に応動してオン・オ
フ動作している。したがって、第１および第２のデジタ
ル信号Ｖ1 ，Ｖ2 が共に零になる時（ヒステリシスの区
間）において、合成部１１の出力Ｖ3 は図２（ｇ）のよ
うに大きくなる。その結果、出力Ｖ3 として、入力交流
信号ｖinの零クロス時点よりヒステリシスの幅に対応す
る時間幅のパルス信号を得ることができる。出力Ｖ3 の
周波数は入力交流信号ｖinの周波数（第１および第２の
デジタル信号Ｖ 1 ，Ｖ2 の周波数）の２倍となってお
り、その周期は入力交流信号ｖinの零クロス時点の間隔
に等しくなっている。
【００１２】図５に示した従来例の入力交流信号ｖinと
第１のデジタル信号Ｖ1 または第２のデジタル信号Ｖ2
の関係は、それぞれ図４（ａ）または（ｂ）に示すよう
な極性の反対なヒステリシス特性を有している。すなわ
ち、図４（ａ）に示すように、入力交流信号ｖinが負の
大きな値から増加していくときには、ｖin＝０において
第１のデジタル信号Ｖ1 が正の値（トランジスタ７０の
ベース・エミッタ電圧ＶBE）から零に変化し、入力交流
信号ｖinが正から減少するときには、入力交流信号ｖin
が負の所定の値に至った時に第１のデジタル信号Ｖ1 が
零から正の値（ＶBE）に変化する。
第１のデジタル信号Ｖ1 または第２のデジタル信号Ｖ2
の関係は、それぞれ図４（ａ）または（ｂ）に示すよう
な極性の反対なヒステリシス特性を有している。すなわ
ち、図４（ａ）に示すように、入力交流信号ｖinが負の
大きな値から増加していくときには、ｖin＝０において
第１のデジタル信号Ｖ1 が正の値（トランジスタ７０の
ベース・エミッタ電圧ＶBE）から零に変化し、入力交流
信号ｖinが正から減少するときには、入力交流信号ｖin
が負の所定の値に至った時に第１のデジタル信号Ｖ1 が
零から正の値（ＶBE）に変化する。
【００１３】また、図４（ｂ）に示すように、入力交流
信号ｖinが正の大きな値から減少していくときには、ｖ
in＝０において第２のデジタル信号Ｖ2 が正の値（トラ
ンジスタ７１のベース・エミッタ電圧ＶBE）から零に変
化し、入力交流信号ｖinが負から増加するときには、入
力交流信号ｖinが正の所定の値（ＶBE）に至った時に第
２のデジタル信号Ｖ2 が零から正の値（ＶBE）に変化す
る。
信号ｖinが正の大きな値から減少していくときには、ｖ
in＝０において第２のデジタル信号Ｖ2 が正の値（トラ
ンジスタ７１のベース・エミッタ電圧ＶBE）から零に変
化し、入力交流信号ｖinが負から増加するときには、入
力交流信号ｖinが正の所定の値（ＶBE）に至った時に第
２のデジタル信号Ｖ2 が零から正の値（ＶBE）に変化す
る。
【００１４】これにより、入力交流信号ｖinに混入した
高周波ノイズ等の影響を受けなくなる。また、この従来
例のコンパレータでは、第１の電流増幅部４と第１の帰
還部５によって等価的に第１のデジタル信号Ｖ1 のヒス
テリシスを作り出し、第２の電流増幅部８と第２の帰還
部９によって等価的に第２のデジタル信号Ｖ2 のヒステ
リシスを作り出しているために、入力交流信号ｖinへの
影響および相互のデジタル信号Ｖ1 ，Ｖ2 への影響は生
じない。
高周波ノイズ等の影響を受けなくなる。また、この従来
例のコンパレータでは、第１の電流増幅部４と第１の帰
還部５によって等価的に第１のデジタル信号Ｖ1 のヒス
テリシスを作り出し、第２の電流増幅部８と第２の帰還
部９によって等価的に第２のデジタル信号Ｖ2 のヒステ
リシスを作り出しているために、入力交流信号ｖinへの
影響および相互のデジタル信号Ｖ1 ，Ｖ2 への影響は生
じない。
【００１５】なお、４０，４２，６３，６５，７２はそ
れぞれ抵抗である。
れぞれ抵抗である。
【００１６】
【発明が解決しようとする課題】しかしながら、上記従
来例の構成では、入力交流信号ｖinの立ち上がり時およ
び立ち下がり時の各々の零クロス時に対応したデジタル
信号（図２（ｄ），（ｆ）の第１および第２のデジタル
信号Ｖ1 ，Ｖ2 ）を得ることはできるが、両方の零クロ
ス時に対応したデジタル信号を得ることはできなかっ
た。
来例の構成では、入力交流信号ｖinの立ち上がり時およ
び立ち下がり時の各々の零クロス時に対応したデジタル
信号（図２（ｄ），（ｆ）の第１および第２のデジタル
信号Ｖ1 ，Ｖ2 ）を得ることはできるが、両方の零クロ
ス時に対応したデジタル信号を得ることはできなかっ
た。
【００１７】また、図２（ｇ）の出力Ｖ3 を図６のＤフ
リップフロップ１００のリーディングエッジとして使用
して両方の零クロス時に対応した信号出力Ｖout を得る
ことは容易にできるが、信号出力Ｖout の初期状態によ
って入力交流信号ｖinに対する極性が変化してしまうと
いう欠点を有していた。また、速度検出用の交流信号を
デジタル信号にしてモータを制御する装置に使用する場
合、モータの回転方向を検出したり、位相検出用の信号
との位相関係によりモータの回転位置を検出するために
は、交流信号の零クロス時点を正確に検出し交流信号に
対して決まった極性のデジタル信号を得ることが望まれ
ていた。
リップフロップ１００のリーディングエッジとして使用
して両方の零クロス時に対応した信号出力Ｖout を得る
ことは容易にできるが、信号出力Ｖout の初期状態によ
って入力交流信号ｖinに対する極性が変化してしまうと
いう欠点を有していた。また、速度検出用の交流信号を
デジタル信号にしてモータを制御する装置に使用する場
合、モータの回転方向を検出したり、位相検出用の信号
との位相関係によりモータの回転位置を検出するために
は、交流信号の零クロス時点を正確に検出し交流信号に
対して決まった極性のデジタル信号を得ることが望まれ
ていた。
【００１８】したがって、この発明の目的は、非常に簡
単な構成で、入力交流信号の零クロス点を正確に検出し
て、入力交流信号に対して極性の決まったデジタル信号
を得ることが可能なコンパレータを提供することであ
る。
単な構成で、入力交流信号の零クロス点を正確に検出し
て、入力交流信号に対して極性の決まったデジタル信号
を得ることが可能なコンパレータを提供することであ
る。
【００１９】
【課題を解決するための手段】この発明のコンパレータ
は、第１，第２および第３の定電流を出力する電流源手
段と、入力交流信号に応じて前記第１の定電流を差動的
に分配する１組の差動トランジスタを有する差動比較手
段と、入力端が前記差動比較手段の一方の差動トランジ
スタの出力端に接続され、出力端が前記第２の定電流の
出力端に接続された第１のカレントミラー手段と、入力
端が前記第１のカレントミラー手段の出力端に接続され
た第１の電流増幅手段と、前記第１の電流増幅手段の出
力電流に応じて前記第１の電流増幅手段の入力端もしく
は前記第１のカレントミラー手段の入力端に電流を供給
する第１の帰還手段と、前記第１の電流増幅手段の出力
電流に連動して変化する第１のデジタル信号を得る第１
の出力手段と、入力端が前記差動比較手段の他方の差動
トランジスタの出力端に接続され、出力端が前記第３の
定電流の出力端に接続された第２のカレントミラー手段
と、入力端が前記第２のカレントミラー手段の出力端に
接続された第２の電流増幅手段と、前記第２の電流増幅
手段の出力電流に応じて前記第２の電流増幅手段の入力
端もしくは前記第２のカレントミラー手段の入力端に電
流を供給する第２の帰還手段と、前記第２の電流増幅手
段の出力電流に連動して変化する第２のデジタル信号を
得る第２の出力手段と、前記第１の出力手段の第１のデ
ジタル信号と前記第２の出力手段の第２のデジタル信号
から２倍の周波数の第３のデジタル信号を合成する合成
手段と、前記第１および第２のデジタル信号の何れかの
一方のエッジを検出するエッジ検出手段と、入力端に前
記第３のデジタル信号が入力され、前記エッジ検出手段
より出力されるエッジ検出パルスで同期しながら前記第
３のデジタル信号を分周して第４のデジタル信号を出力
する分周手段とを備えている。
は、第１，第２および第３の定電流を出力する電流源手
段と、入力交流信号に応じて前記第１の定電流を差動的
に分配する１組の差動トランジスタを有する差動比較手
段と、入力端が前記差動比較手段の一方の差動トランジ
スタの出力端に接続され、出力端が前記第２の定電流の
出力端に接続された第１のカレントミラー手段と、入力
端が前記第１のカレントミラー手段の出力端に接続され
た第１の電流増幅手段と、前記第１の電流増幅手段の出
力電流に応じて前記第１の電流増幅手段の入力端もしく
は前記第１のカレントミラー手段の入力端に電流を供給
する第１の帰還手段と、前記第１の電流増幅手段の出力
電流に連動して変化する第１のデジタル信号を得る第１
の出力手段と、入力端が前記差動比較手段の他方の差動
トランジスタの出力端に接続され、出力端が前記第３の
定電流の出力端に接続された第２のカレントミラー手段
と、入力端が前記第２のカレントミラー手段の出力端に
接続された第２の電流増幅手段と、前記第２の電流増幅
手段の出力電流に応じて前記第２の電流増幅手段の入力
端もしくは前記第２のカレントミラー手段の入力端に電
流を供給する第２の帰還手段と、前記第２の電流増幅手
段の出力電流に連動して変化する第２のデジタル信号を
得る第２の出力手段と、前記第１の出力手段の第１のデ
ジタル信号と前記第２の出力手段の第２のデジタル信号
から２倍の周波数の第３のデジタル信号を合成する合成
手段と、前記第１および第２のデジタル信号の何れかの
一方のエッジを検出するエッジ検出手段と、入力端に前
記第３のデジタル信号が入力され、前記エッジ検出手段
より出力されるエッジ検出パルスで同期しながら前記第
３のデジタル信号を分周して第４のデジタル信号を出力
する分周手段とを備えている。
【００２０】
【作用】この発明の構成によれば、入力交流信号の２つ
の零クロス時点を正確に検出して得られる第１および第
２のデジタル信号から２倍の周波数の第３のデジタル信
号を合成し、この第３のデジタル信号をエッジ検出パル
スを同期信号として分周するため、非常に簡単な構成に
て両零クロス時点を正確に検出し、かつ入力交流信号に
対して極性の決まった第４のデジタル信号を得ることが
できる。
の零クロス時点を正確に検出して得られる第１および第
２のデジタル信号から２倍の周波数の第３のデジタル信
号を合成し、この第３のデジタル信号をエッジ検出パル
スを同期信号として分周するため、非常に簡単な構成に
て両零クロス時点を正確に検出し、かつ入力交流信号に
対して極性の決まった第４のデジタル信号を得ることが
できる。
【００２１】
【実施例】以下、この発明を図示の実施例に基づいて説
明する。図１はこの発明の一実施例のコンパレータを示
す回路図である。図１において、１は差動比較部（特許
請求の範囲における差動比較手段に対応する）、２は電
流源部（特許請求の範囲における電流源手段に対応す
る）である。３はカレントミラー部（特許請求の範囲に
おける第１のカレントミラー手段に対応する）、４は電
流増幅部（特許請求の範囲における第１の電流増幅手段
に対応する）、５は帰還部（特許請求の範囲における第
１の帰還手段に対応する）、６は出力部（特許請求の範
囲における第１の出力手段に対応する）である。７はカ
レントミラー部（特許請求の範囲における第２のカレン
トミラー手段に対応する）、８は電流増幅部（特許請求
の範囲における第２の電流増幅手段に対応する）、９は
帰還部（特許請求の範囲における第２の帰還手段に対応
する）、１０は出力部（特許請求の範囲における第２の
出力手段に対応する）である。１１は合成部、１２はエ
ッジ検出部、１３は分周器部、１４は合成部（特許請求
の範囲における合成手段に対応する）である。
明する。図１はこの発明の一実施例のコンパレータを示
す回路図である。図１において、１は差動比較部（特許
請求の範囲における差動比較手段に対応する）、２は電
流源部（特許請求の範囲における電流源手段に対応す
る）である。３はカレントミラー部（特許請求の範囲に
おける第１のカレントミラー手段に対応する）、４は電
流増幅部（特許請求の範囲における第１の電流増幅手段
に対応する）、５は帰還部（特許請求の範囲における第
１の帰還手段に対応する）、６は出力部（特許請求の範
囲における第１の出力手段に対応する）である。７はカ
レントミラー部（特許請求の範囲における第２のカレン
トミラー手段に対応する）、８は電流増幅部（特許請求
の範囲における第２の電流増幅手段に対応する）、９は
帰還部（特許請求の範囲における第２の帰還手段に対応
する）、１０は出力部（特許請求の範囲における第２の
出力手段に対応する）である。１１は合成部、１２はエ
ッジ検出部、１３は分周器部、１４は合成部（特許請求
の範囲における合成手段に対応する）である。
【００２２】以上のように構成されたコンパレータにつ
いて、以下図２および図３の動作説明用の波形図を参照
しながら説明する。差動比較部１は、１組の差動トラン
ジスタ２１，２２のエミッタ抵抗２３，２４を有し、電
流源部２の第１の定電流源２５の電流Ｉ0 が共通エミッ
タ電流として供給され、図２（ａ）の入力交流信号ｖin
に応じて電流Ｉ0 を差動トランジスタ２１，２２のコレ
クタ側に、図２（ｂ）のように電流ｉ1 ，ｉ2 として分
配する。
いて、以下図２および図３の動作説明用の波形図を参照
しながら説明する。差動比較部１は、１組の差動トラン
ジスタ２１，２２のエミッタ抵抗２３，２４を有し、電
流源部２の第１の定電流源２５の電流Ｉ0 が共通エミッ
タ電流として供給され、図２（ａ）の入力交流信号ｖin
に応じて電流Ｉ0 を差動トランジスタ２１，２２のコレ
クタ側に、図２（ｂ）のように電流ｉ1 ，ｉ2 として分
配する。
【００２３】差動トランジスタ２１のコレクタ側には第
１のカレントミラー部３の入力端が接続され、第１のカ
レントミラー部３の出力端には電流源部２の第２の定電
流源２６（電流Ｉ0 ）の出力端が接続されている。第１
のカレントミラー部３の抵抗３１，３２の抵抗値は２
ｒ：ｒとされ、トランジスタ２８，２９のエミッタ面積
比が１／２ｒ：１／ｒ＝１：２とされており、電流利得
が２倍にされている。したがって、電流ｉ1 がＩ0 ／２
よりも小さくなると、差電流Ｉ0 −２ｉ1 が第１の電流
増幅部４のトランジスタ３３のベース電流となる（一部
はトランジスタ３９のベース電流となる）。
１のカレントミラー部３の入力端が接続され、第１のカ
レントミラー部３の出力端には電流源部２の第２の定電
流源２６（電流Ｉ0 ）の出力端が接続されている。第１
のカレントミラー部３の抵抗３１，３２の抵抗値は２
ｒ：ｒとされ、トランジスタ２８，２９のエミッタ面積
比が１／２ｒ：１／ｒ＝１：２とされており、電流利得
が２倍にされている。したがって、電流ｉ1 がＩ0 ／２
よりも小さくなると、差電流Ｉ0 −２ｉ1 が第１の電流
増幅部４のトランジスタ３３のベース電流となる（一部
はトランジスタ３９のベース電流となる）。
【００２４】トランジスタ３３で増幅された第１の電流
増幅部４の出力電流ｉ3 は第１の帰還部５の入力電流と
なる。第１の帰還部５は、トランジスタ３７，３８から
なるカレントミラーによって構成され、電流ｉ3 に応動
（比例）した電流ｉ4 を第１の電流増幅部４の入力端に
正帰還している（ループ利得は１より大きい）。その結
果、ｉ1 ＜Ｉ0 ／２になった瞬間に、図２（ｃ）のよう
に電流ｉ3 および電流ｉ4 がステップ的に変化する。第
１の電流増幅部４の抵抗３４とダイオード３５，３６は
第１の電流増幅部４の出力電流ｉ3 の最大値を制限する
ために設けてある。
増幅部４の出力電流ｉ3 は第１の帰還部５の入力電流と
なる。第１の帰還部５は、トランジスタ３７，３８から
なるカレントミラーによって構成され、電流ｉ3 に応動
（比例）した電流ｉ4 を第１の電流増幅部４の入力端に
正帰還している（ループ利得は１より大きい）。その結
果、ｉ1 ＜Ｉ0 ／２になった瞬間に、図２（ｃ）のよう
に電流ｉ3 および電流ｉ4 がステップ的に変化する。第
１の電流増幅部４の抵抗３４とダイオード３５，３６は
第１の電流増幅部４の出力電流ｉ3 の最大値を制限する
ために設けてある。
【００２５】第１の出力部６のトランジスタ３９は第１
の電流増幅部４のトランジスタ３３と連動動作し、電流
ｉ5 は電流ｉ3 に比例している。したがって、トランジ
スタ４１がオンとなり、第１のデジタル信号Ｖ1 は図２
（ｄ）のように零となる。入力交流信号ｖinが正の間は
上述の状態を保ちつづけている。入力交流信号ｖinが負
に変わると、差動トランジスタ２１のコレクタ電流ｉ1
は、ｉ1 ＞Ｉ0 ／２となる。前述の正帰還動作によって
第１の帰還部５の出力電流ｉ4 は所定の値に保たれてい
るために、２ｉ1 −Ｉ0 ＞ｉ4 となった瞬間（図２のＡ
点）に第１の電流増幅部４のトランジスタ３３のベース
電流は零となり、その出力電流ｉ3 も図２（ｃ）のよう
に零となる。電流ｉ3 が零となると、第１の帰還部５の
出力電流ｉ4 も零となる（正帰還動作）。また、第１の
出力部６のトランジスタ３９の出力電流ｉ5 も零とな
り、トランジスタ４１がオフとなり、第１のデジタル信
号Ｖ1 は図２（ｄ）のように大きくなる。以後、入力交
流信号ｖinの変化に伴って前述の動作を繰り返してい
る。
の電流増幅部４のトランジスタ３３と連動動作し、電流
ｉ5 は電流ｉ3 に比例している。したがって、トランジ
スタ４１がオンとなり、第１のデジタル信号Ｖ1 は図２
（ｄ）のように零となる。入力交流信号ｖinが正の間は
上述の状態を保ちつづけている。入力交流信号ｖinが負
に変わると、差動トランジスタ２１のコレクタ電流ｉ1
は、ｉ1 ＞Ｉ0 ／２となる。前述の正帰還動作によって
第１の帰還部５の出力電流ｉ4 は所定の値に保たれてい
るために、２ｉ1 −Ｉ0 ＞ｉ4 となった瞬間（図２のＡ
点）に第１の電流増幅部４のトランジスタ３３のベース
電流は零となり、その出力電流ｉ3 も図２（ｃ）のよう
に零となる。電流ｉ3 が零となると、第１の帰還部５の
出力電流ｉ4 も零となる（正帰還動作）。また、第１の
出力部６のトランジスタ３９の出力電流ｉ5 も零とな
り、トランジスタ４１がオフとなり、第１のデジタル信
号Ｖ1 は図２（ｄ）のように大きくなる。以後、入力交
流信号ｖinの変化に伴って前述の動作を繰り返してい
る。
【００２６】一方、差動比較部１の差動トランジスタ２
２のコレクタ側には第２のカレントミラー部７の入力端
が接続され、第２のカレントミラー部７の出力端には電
流源部２の第３の定電流源２７（電流Ｉ0 ）の出力端が
接続されている。第２のカレントミラー部７の抵抗５
４，５５の抵抗値は２ｒ：ｒとされ、トランジスタ５
１，５２のエミッタ面積比が１／２ｒ：１／ｒ＝１：２
とされており、電流利得が２倍にされている。したがっ
て、電流ｉ2 がＩ0 ／２よりも小さくなると、差電流Ｉ
0 −２ｉ2 が第２の電流増幅部８のトランジスタ５６の
ベース電流となる（一部はトランジスタ６２のベース電
流となる）。
２のコレクタ側には第２のカレントミラー部７の入力端
が接続され、第２のカレントミラー部７の出力端には電
流源部２の第３の定電流源２７（電流Ｉ0 ）の出力端が
接続されている。第２のカレントミラー部７の抵抗５
４，５５の抵抗値は２ｒ：ｒとされ、トランジスタ５
１，５２のエミッタ面積比が１／２ｒ：１／ｒ＝１：２
とされており、電流利得が２倍にされている。したがっ
て、電流ｉ2 がＩ0 ／２よりも小さくなると、差電流Ｉ
0 −２ｉ2 が第２の電流増幅部８のトランジスタ５６の
ベース電流となる（一部はトランジスタ６２のベース電
流となる）。
【００２７】トランジスタ５６で増幅された第２の電流
増幅部８の出力電流ｉ6 は第２の帰還部９の入力電流と
なる。第２の帰還部９はトランジスタ６０，６１からな
るカレントミラーによって構成され、電流ｉ6 に応動
（比例）した電流ｉ7 を第２の電流増幅部８の入力端に
正帰還している（ループ利得は１より大きい）。その結
果、ｉ2 ＜Ｉ0 ／２になった瞬間に、図２（ｅ）のよう
に電流ｉ6 および電流ｉ 7 がステップ的に変化する。第
２の電流増幅部８の抵抗５７とダイオード５８，５９は
出力電流ｉ6 を制限するために設けてある。
増幅部８の出力電流ｉ6 は第２の帰還部９の入力電流と
なる。第２の帰還部９はトランジスタ６０，６１からな
るカレントミラーによって構成され、電流ｉ6 に応動
（比例）した電流ｉ7 を第２の電流増幅部８の入力端に
正帰還している（ループ利得は１より大きい）。その結
果、ｉ2 ＜Ｉ0 ／２になった瞬間に、図２（ｅ）のよう
に電流ｉ6 および電流ｉ 7 がステップ的に変化する。第
２の電流増幅部８の抵抗５７とダイオード５８，５９は
出力電流ｉ6 を制限するために設けてある。
【００２８】第２の出力部１０のトランジスタ６２は第
２の電流増幅部８のトランジスタ５６と連動して動作
し、電流ｉ8 は電流ｉ6 に比例している。したがって、
トランジスタ６４がオンとなり、第２のデジタル信号Ｖ
2 は図２（ｆ）のように零となる。入力交流信号ｖinが
負の間は上述の状態を保ち続けている。入力交流信号ｖ
inが正に変わると、差動トランジスタ２２のコレクタ電
流ｉ2は、ｉ2 ＞Ｉ0 ／２となる。前述の正帰還動作に
よって第２の帰還部９の出力電流ｉ7 は所定の値に保た
れているために、２ｉ2 −Ｉ0 ＞ｉ7 となった瞬間に第
２の電流増幅部８のトランジスタ５６のベース電流は零
となり、電流ｉ6 ，ｉ7，ｉ8 は零となる（正帰還動
作）。したがって、第２の出力部１０のトランジスタ６
４がオフとなり第２のデジタル信号Ｖ2 は図２（ｆ）の
ように大きくなる。以後、入力交流信号ｖinの変化に伴
って前述の動作を繰り返している。
２の電流増幅部８のトランジスタ５６と連動して動作
し、電流ｉ8 は電流ｉ6 に比例している。したがって、
トランジスタ６４がオンとなり、第２のデジタル信号Ｖ
2 は図２（ｆ）のように零となる。入力交流信号ｖinが
負の間は上述の状態を保ち続けている。入力交流信号ｖ
inが正に変わると、差動トランジスタ２２のコレクタ電
流ｉ2は、ｉ2 ＞Ｉ0 ／２となる。前述の正帰還動作に
よって第２の帰還部９の出力電流ｉ7 は所定の値に保た
れているために、２ｉ2 −Ｉ0 ＞ｉ7 となった瞬間に第
２の電流増幅部８のトランジスタ５６のベース電流は零
となり、電流ｉ6 ，ｉ7，ｉ8 は零となる（正帰還動
作）。したがって、第２の出力部１０のトランジスタ６
４がオフとなり第２のデジタル信号Ｖ2 は図２（ｆ）の
ように大きくなる。以後、入力交流信号ｖinの変化に伴
って前述の動作を繰り返している。
【００２９】合成部１１のトランジスタ７０は第１のデ
ジタル信号Ｖ1 に応動してオン・オフ動作し、トランジ
スタ７１は第２のデジタル信号Ｖ2 に応動してオン・オ
フ動作している。したがって、第１および第２のデジタ
ル信号Ｖ1 ，Ｖ2 が共に零になる時（ヒステリシスの区
間）において、合成部１１の出力Ｖ3 は図２（ｇ）のよ
うに大きくなる。その結果、出力Ｖ3 として、入力交流
信号ｖinの零クロス時点よりヒステリシスの幅に対応す
る時間幅のパルス信号を得ることができる。出力Ｖ3 の
周波数は入力交流信号ｖinの周波数（第１および第２の
デジタル信号Ｖ 1 ，Ｖ2 の周波数）の２倍となってお
り、その周期は入力交流信号ｖinの零クロス時点の間隔
に等しくなっている。
ジタル信号Ｖ1 に応動してオン・オフ動作し、トランジ
スタ７１は第２のデジタル信号Ｖ2 に応動してオン・オ
フ動作している。したがって、第１および第２のデジタ
ル信号Ｖ1 ，Ｖ2 が共に零になる時（ヒステリシスの区
間）において、合成部１１の出力Ｖ3 は図２（ｇ）のよ
うに大きくなる。その結果、出力Ｖ3 として、入力交流
信号ｖinの零クロス時点よりヒステリシスの幅に対応す
る時間幅のパルス信号を得ることができる。出力Ｖ3 の
周波数は入力交流信号ｖinの周波数（第１および第２の
デジタル信号Ｖ 1 ，Ｖ2 の周波数）の２倍となってお
り、その周期は入力交流信号ｖinの零クロス時点の間隔
に等しくなっている。
【００３０】図１に示した実施例の入力交流信号ｖinと
第１のデジタル信号Ｖ1 または第２のデジタル信号Ｖ2
の関係は、それぞれ図４（ａ）または（ｂ）に示すよう
な極性の反対なヒステリシス特性を有している。すなわ
ち、図４（ａ）に示すように、入力交流信号ｖinが負の
大きな値から増加していくときには、ｖin＝０において
第１のデジタル信号Ｖ1 が正の値（トランジスタ７０の
ベース・エミッタ電圧ＶBE）から零に変化し、入力交流
信号ｖinが正から減少するときには、入力交流信号ｖin
が負の所定の値に至った時に第１のデジタル信号Ｖ1 が
零から正の値（ＶBE）に変化する。
第１のデジタル信号Ｖ1 または第２のデジタル信号Ｖ2
の関係は、それぞれ図４（ａ）または（ｂ）に示すよう
な極性の反対なヒステリシス特性を有している。すなわ
ち、図４（ａ）に示すように、入力交流信号ｖinが負の
大きな値から増加していくときには、ｖin＝０において
第１のデジタル信号Ｖ1 が正の値（トランジスタ７０の
ベース・エミッタ電圧ＶBE）から零に変化し、入力交流
信号ｖinが正から減少するときには、入力交流信号ｖin
が負の所定の値に至った時に第１のデジタル信号Ｖ1 が
零から正の値（ＶBE）に変化する。
【００３１】また、図４（ｂ）に示すように、入力交流
信号ｖinが正の大きな値から減少していくときには、ｖ
in＝０において第２のデジタル信号Ｖ2 が正の値（トラ
ンジスタ７１のベース・エミッタ電圧ＶBE）から零に変
化し、入力交流信号ｖinが負から増加するときには、入
力交流信号ｖinが正の所定の値（ＶBE）に至った時に第
２のデジタル信号Ｖ2 が零から正の値（ＶBE）に変化す
る。
信号ｖinが正の大きな値から減少していくときには、ｖ
in＝０において第２のデジタル信号Ｖ2 が正の値（トラ
ンジスタ７１のベース・エミッタ電圧ＶBE）から零に変
化し、入力交流信号ｖinが負から増加するときには、入
力交流信号ｖinが正の所定の値（ＶBE）に至った時に第
２のデジタル信号Ｖ2 が零から正の値（ＶBE）に変化す
る。
【００３２】これにより、入力交流信号ｖinに混入した
高周波ノイズ等の影響を受けなくなる。また、この実施
例のコンパレータでは、第１の電流増幅部４と第１の帰
還部５によって等価的に第１のデジタル信号Ｖ1 のヒス
テリシスを作り出し、第２の電流増幅部８と第２の帰還
部９によって等価的に第２のデジタル信号Ｖ2 のヒステ
リシスを作り出しているために、入力交流信号ｖinへの
影響および相互の第１および第２のデジタル信号Ｖ1 ，
Ｖ2 への影響は生じない。
高周波ノイズ等の影響を受けなくなる。また、この実施
例のコンパレータでは、第１の電流増幅部４と第１の帰
還部５によって等価的に第１のデジタル信号Ｖ1 のヒス
テリシスを作り出し、第２の電流増幅部８と第２の帰還
部９によって等価的に第２のデジタル信号Ｖ2 のヒステ
リシスを作り出しているために、入力交流信号ｖinへの
影響および相互の第１および第２のデジタル信号Ｖ1 ，
Ｖ2 への影響は生じない。
【００３３】なお、４０，４２，６３，６５，７２はそ
れぞれ抵抗である。以上の構成は図５の従来例と同様で
あり、以下に説明する点が図５の構成とはことなる。第
２のデジタル信号Ｖ2 は合成部１４のインバ−タ７３の
入力端子と接続され、第１のデジタル信号Ｖ1 は合成部
１４のインバータ７４の入力端子と接続されている。イ
ンバータ７３の出力端子はＡＮＤゲート７５の一方の入
力端子と接続され、インバータ７４の出力端子はＡＮＤ
ゲート７５の他方の入力端子とエッジ検出部１２の入力
端となるＤフリップフロップ７６のデ−タ端子に接続さ
れている。ＡＮＤゲート７５の出力信号は第３のデジタ
ル信号となる。
れぞれ抵抗である。以上の構成は図５の従来例と同様で
あり、以下に説明する点が図５の構成とはことなる。第
２のデジタル信号Ｖ2 は合成部１４のインバ−タ７３の
入力端子と接続され、第１のデジタル信号Ｖ1 は合成部
１４のインバータ７４の入力端子と接続されている。イ
ンバータ７３の出力端子はＡＮＤゲート７５の一方の入
力端子と接続され、インバータ７４の出力端子はＡＮＤ
ゲート７５の他方の入力端子とエッジ検出部１２の入力
端となるＤフリップフロップ７６のデ−タ端子に接続さ
れている。ＡＮＤゲート７５の出力信号は第３のデジタ
ル信号となる。
【００３４】Ｄフリップフロップ７６の出力端子ＱはＤ
フリップフロップ７７のＤ入力端子へ、Ｄフリップフロ
ップ７７の出力端子ＱはＤフリップフロップ７８のＤ入
力端子とＡＮＤゲート７９の一方の入力端子へ、Ｄフリ
ップフロップ７８の出力端子／Ｑ（Ｑの反転信号）はＡ
ＮＤゲート７９の他方の入力端子へそれぞれ接続されて
いる。ＡＮＤゲート７９の出力端子はエッジ検出部１２
の出力端となり、分周器部１３のリセット付きＤフリッ
プフロップ８０のリセット端子Ｒへ接続される。
フリップフロップ７７のＤ入力端子へ、Ｄフリップフロ
ップ７７の出力端子ＱはＤフリップフロップ７８のＤ入
力端子とＡＮＤゲート７９の一方の入力端子へ、Ｄフリ
ップフロップ７８の出力端子／Ｑ（Ｑの反転信号）はＡ
ＮＤゲート７９の他方の入力端子へそれぞれ接続されて
いる。ＡＮＤゲート７９の出力端子はエッジ検出部１２
の出力端となり、分周器部１３のリセット付きＤフリッ
プフロップ８０のリセット端子Ｒへ接続される。
【００３５】ＡＮＤゲート７５の出力端子はリセット付
きＤフリップフロップ８０のクロック端子ＣＫへ、リセ
ット付きＤフリップフロップ８０の出力端子はリセット
付きＤフリップフロップ８０のデータ端子に接続され、
第４のデジタル信号Ｖ4 を出力する。以上のように構成
された装置について、図３に示したタイムチャートおよ
び図２（ｈ），（ｉ）のタイムチャートに基づいて、そ
の動作を説明する。
きＤフリップフロップ８０のクロック端子ＣＫへ、リセ
ット付きＤフリップフロップ８０の出力端子はリセット
付きＤフリップフロップ８０のデータ端子に接続され、
第４のデジタル信号Ｖ4 を出力する。以上のように構成
された装置について、図３に示したタイムチャートおよ
び図２（ｈ），（ｉ）のタイムチャートに基づいて、そ
の動作を説明する。
【００３６】図３において、ＣＬＫＸはエッジ検出部１
２のクロック信号入力端子ＣＬＫに供給されるクロック
信号波形であり、Ｖ1 およびＶ2 は第１および第２のデ
ジタル信号の出力である。７５Ｘ，７６Ｘ，７７Ｘ，７
８Ｘ，７９ＸおよびＶ4 は、それぞれＡＮＤゲート７
５，Ｄフリップフロップ７６，Ｄフリップフロップ７
７，Ｄフリップフロップ７８，ＡＮＤゲート７９および
Ｄフリップフロップ８０の出力信号波形である。
２のクロック信号入力端子ＣＬＫに供給されるクロック
信号波形であり、Ｖ1 およびＶ2 は第１および第２のデ
ジタル信号の出力である。７５Ｘ，７６Ｘ，７７Ｘ，７
８Ｘ，７９ＸおよびＶ4 は、それぞれＡＮＤゲート７
５，Ｄフリップフロップ７６，Ｄフリップフロップ７
７，Ｄフリップフロップ７８，ＡＮＤゲート７９および
Ｄフリップフロップ８０の出力信号波形である。
【００３７】予め、クロック信号ＣＬＫＸ，Ｄフリップ
フロップ７５，７６，７７，７９の出力信号７５Ｘ，７
６Ｘ，７７Ｘ，７９Ｘ，第２のデジタル信号Ｖ2 のレベ
ルが“Ｌ”、Ｄフィラメント７８，リセット付きＤフリ
ップフロップ８０の出力の第４のデジタル信号Ｖ4 ，第
１のデジタル信号Ｖ1 のレベルが“Ｈ”になっているも
のとする。
フロップ７５，７６，７７，７９の出力信号７５Ｘ，７
６Ｘ，７７Ｘ，７９Ｘ，第２のデジタル信号Ｖ2 のレベ
ルが“Ｌ”、Ｄフィラメント７８，リセット付きＤフリ
ップフロップ８０の出力の第４のデジタル信号Ｖ4 ，第
１のデジタル信号Ｖ1 のレベルが“Ｈ”になっているも
のとする。
【００３８】このような状態において、時刻ｔ0 におい
て第１のデジタル信号Ｖ1 のレベルが“Ｌ”に移行する
と、ＡＮＤゲート７５の出力７５Ｘのレベルが“Ｈ”に
移行し、リセット付きＤフリップフロップ８０のリーデ
ィングエッジとなり、リセット付きＤフリップフロップ
８０の出力の第４のデジタル信号Ｖ4 のレベルが“Ｌ”
に移行する。
て第１のデジタル信号Ｖ1 のレベルが“Ｌ”に移行する
と、ＡＮＤゲート７５の出力７５Ｘのレベルが“Ｈ”に
移行し、リセット付きＤフリップフロップ８０のリーデ
ィングエッジとなり、リセット付きＤフリップフロップ
８０の出力の第４のデジタル信号Ｖ4 のレベルが“Ｌ”
に移行する。
【００３９】時刻ｔ1 において、クロック信号ＣＬＫＸ
のリーディングエッジが到来して、そのレベルが“Ｈ”
に移行したとすると、Ｄフリップフロップ７６の出力７
６Ｘのレベルが“Ｈ”に移行する。時刻ｔ2 において、
クロック信号ＣＬＫＸのリーディングエッジが到来する
と、Ｄフリップフロップ７７の出力７７Ｘのレベルが
“Ｈ”に移行するとともにＡＮＤゲート７９の出力７９
Ｘのレベルが“Ｈ”に移行し、リセット付きＤフリップ
フロップ８０にリセット機能が働き、リセット付きＤフ
リップフロップ８０の出力の第４のデジタル信号Ｖ4 の
レベルが“Ｈ”になる。
のリーディングエッジが到来して、そのレベルが“Ｈ”
に移行したとすると、Ｄフリップフロップ７６の出力７
６Ｘのレベルが“Ｈ”に移行する。時刻ｔ2 において、
クロック信号ＣＬＫＸのリーディングエッジが到来する
と、Ｄフリップフロップ７７の出力７７Ｘのレベルが
“Ｈ”に移行するとともにＡＮＤゲート７９の出力７９
Ｘのレベルが“Ｈ”に移行し、リセット付きＤフリップ
フロップ８０にリセット機能が働き、リセット付きＤフ
リップフロップ８０の出力の第４のデジタル信号Ｖ4 の
レベルが“Ｈ”になる。
【００４０】時刻ｔ3 において、クロック信号ＣＬＫＸ
のリーディングエッジが到来すると、Ｄフリップフロッ
プ７８の出力７８Ｘのレベルが“Ｌ”に移行するととも
に、ＡＮＤゲート７９の出力７９Ｘのレベルが“Ｌ”に
なり、リセット付きＤフリップフロップ８０のリセット
が解除される。時刻ｔ4 において、第２のデジタル信号
Ｖ2 のレベルが“Ｈ”に移行すると、ＡＮＤゲート７５
の出力７５Ｘのレベルが“Ｌ”になる。
のリーディングエッジが到来すると、Ｄフリップフロッ
プ７８の出力７８Ｘのレベルが“Ｌ”に移行するととも
に、ＡＮＤゲート７９の出力７９Ｘのレベルが“Ｌ”に
なり、リセット付きＤフリップフロップ８０のリセット
が解除される。時刻ｔ4 において、第２のデジタル信号
Ｖ2 のレベルが“Ｈ”に移行すると、ＡＮＤゲート７５
の出力７５Ｘのレベルが“Ｌ”になる。
【００４１】時刻ｔ5 において、第２のデジタル信号Ｖ
2 のレベルが“Ｌ”に移行すると、ＡＮＤゲート７５の
出力７５Ｘのレベルが“Ｈ”に移行しリセット付きＤフ
リップフロップ８０のリーディングエッジとなり、リセ
ット付きＤフリップフロップ８０の出力レベルが“Ｌ”
になる。時刻ｔ6 において、第１のデジタル信号Ｖ1 の
レベルが“Ｈ”に移行すると、ＡＮＤゲート７５の出力
７６Ｘのレベルは“Ｌ”になる。
2 のレベルが“Ｌ”に移行すると、ＡＮＤゲート７５の
出力７５Ｘのレベルが“Ｈ”に移行しリセット付きＤフ
リップフロップ８０のリーディングエッジとなり、リセ
ット付きＤフリップフロップ８０の出力レベルが“Ｌ”
になる。時刻ｔ6 において、第１のデジタル信号Ｖ1 の
レベルが“Ｈ”に移行すると、ＡＮＤゲート７５の出力
７６Ｘのレベルは“Ｌ”になる。
【００４２】時刻ｔ7 において、クロック信号ＣＬＫＸ
のリーディングエッジが到来すると、Ｄフリップフロッ
プ７６の出力７６Ｘが“Ｌ”に移行する。時刻ｔ8 にお
いて、クロック信号ＣＬＫＸのリーディングエッジが到
来すると、Ｄフリップフロップ７７の出力７７Ｘが
“Ｌ”に移行する。時刻ｔ9 において、クロック信号Ｃ
ＬＫＸのリーディングエッジが到来すると、Ｄフリップ
フロップ７８の出力７８Ｘが“Ｈ”に移行する。
のリーディングエッジが到来すると、Ｄフリップフロッ
プ７６の出力７６Ｘが“Ｌ”に移行する。時刻ｔ8 にお
いて、クロック信号ＣＬＫＸのリーディングエッジが到
来すると、Ｄフリップフロップ７７の出力７７Ｘが
“Ｌ”に移行する。時刻ｔ9 において、クロック信号Ｃ
ＬＫＸのリーディングエッジが到来すると、Ｄフリップ
フロップ７８の出力７８Ｘが“Ｈ”に移行する。
【００４３】時刻ｔ10において、第１のデジタル信号Ｖ
1 のレベルが“Ｌ”に移行すると、ＡＮＤゲート７５の
出力７５Ｘのレベルが“Ｈ”に移行し、リセット付きＤ
フリップフロップ８０のリーディングエッジとなり、リ
セット付きＤフリップフロップ８０の出力の第４のデジ
タル信号Ｖ4 のレベルが“Ｈ”に移行する。時刻ｔ11に
おいて、クロック信号ＣＬＫＸのリーディングエッジが
到来すると、時刻ｔ1 と同様にＤフリップフロップ７６
の出力７６Ｘのレベルが“Ｈ”に移行する。
1 のレベルが“Ｌ”に移行すると、ＡＮＤゲート７５の
出力７５Ｘのレベルが“Ｈ”に移行し、リセット付きＤ
フリップフロップ８０のリーディングエッジとなり、リ
セット付きＤフリップフロップ８０の出力の第４のデジ
タル信号Ｖ4 のレベルが“Ｈ”に移行する。時刻ｔ11に
おいて、クロック信号ＣＬＫＸのリーディングエッジが
到来すると、時刻ｔ1 と同様にＤフリップフロップ７６
の出力７６Ｘのレベルが“Ｈ”に移行する。
【００４４】時刻ｔ12において、クロック信号ＣＬＫＸ
のリーディングエッジが到来すると、時刻ｔ2 と同様に
Ｄフリップフロップ７７の出力７７Ｘのレベルが“Ｈ”
に移行し、ＡＮＤゲート７９の出力７９Ｘのレベルが
“Ｈ”になる。この時、リセット付きＤフリップフロッ
プ８０の出力の第４のデジタル信号Ｖ4 のレベルが
“Ｈ”であるので変化しない。
のリーディングエッジが到来すると、時刻ｔ2 と同様に
Ｄフリップフロップ７７の出力７７Ｘのレベルが“Ｈ”
に移行し、ＡＮＤゲート７９の出力７９Ｘのレベルが
“Ｈ”になる。この時、リセット付きＤフリップフロッ
プ８０の出力の第４のデジタル信号Ｖ4 のレベルが
“Ｈ”であるので変化しない。
【００４５】時刻ｔ13において、クロック信号ＣＬＫＸ
のリーディングエッジが到来すると、時刻ｔ3 と同様に
Ｄフリップフロップ７８の出力７８Ｘのレベルが“Ｌ”
に移行するとともに、ＡＮＤゲート７９の出力７９Ｘの
レベルが“Ｌ”になり、リセット付きＤフリップフロッ
プ８０のリセットが解除される。以上のように、この実
施例によれば、第１のデジタル信号Ｖ1 のエッジを検出
するエッジ検出部１２を設けてリセット付きＤフリップ
フロップ８０にリセットをかけることにより、リセット
付きＤフリップフロップ８０から出力される第４のデジ
タル信号Ｖ4 の初期状態がどのような状態であっても第
１のデジタル信号Ｖ1 の立下がりエッジを一度経験する
と、入力交流信号ｖinに対して決まった極性の第４のデ
ジタル信号Ｖ4 を出力することができる。
のリーディングエッジが到来すると、時刻ｔ3 と同様に
Ｄフリップフロップ７８の出力７８Ｘのレベルが“Ｌ”
に移行するとともに、ＡＮＤゲート７９の出力７９Ｘの
レベルが“Ｌ”になり、リセット付きＤフリップフロッ
プ８０のリセットが解除される。以上のように、この実
施例によれば、第１のデジタル信号Ｖ1 のエッジを検出
するエッジ検出部１２を設けてリセット付きＤフリップ
フロップ８０にリセットをかけることにより、リセット
付きＤフリップフロップ８０から出力される第４のデジ
タル信号Ｖ4 の初期状態がどのような状態であっても第
１のデジタル信号Ｖ1 の立下がりエッジを一度経験する
と、入力交流信号ｖinに対して決まった極性の第４のデ
ジタル信号Ｖ4 を出力することができる。
【００４６】また、エッジ検出部１２に入力するデジタ
ル信号をＶ2 に変えることにより、入力交流信号ｖinに
対する第４のデジタル信号Ｖ4 の極性を容易に変えるこ
とができる。なお、上記実施例では、データ入力端に前
記第１もしくは第２のデジタル信号が入力され、前記デ
ータ入力端の信号をクロック信号に同期してシフトする
複数の出力信号を発生するシフトレジスタの複数の出力
信号から微分パルスを発生する手段により、エッジ検出
部１２を構成したが、周知のエッジ検出回路を用いても
よい。また、分周器部１３も周知の分周器を用いてもよ
い。
ル信号をＶ2 に変えることにより、入力交流信号ｖinに
対する第４のデジタル信号Ｖ4 の極性を容易に変えるこ
とができる。なお、上記実施例では、データ入力端に前
記第１もしくは第２のデジタル信号が入力され、前記デ
ータ入力端の信号をクロック信号に同期してシフトする
複数の出力信号を発生するシフトレジスタの複数の出力
信号から微分パルスを発生する手段により、エッジ検出
部１２を構成したが、周知のエッジ検出回路を用いても
よい。また、分周器部１３も周知の分周器を用いてもよ
い。
【００４７】また、帰還部５，９は電流増幅部４，８の
出力を入力側に帰還する構成であったが、カレントミラ
ー部３，７の入力側に帰還する構成でもよい。
出力を入力側に帰還する構成であったが、カレントミラ
ー部３，７の入力側に帰還する構成でもよい。
【００４８】
【発明の効果】この発明のコンパレータによれば、エッ
ジ検出手段によりエッジ検出パルスを発生させ、このエ
ッジ検出パルスを同期信号として、入力交流信号の零ク
ロス時点にそれぞれ正確に対応した第１および第２のデ
ジタル信号を合成して、入力交流信号の両零クロス時点
に対応した第３のデジタル信号を作り、この第３のデジ
タル信号を分周するため、入力交流信号の両方の零クロ
ス時点を正確に検出し、しかも入力交流信号に対して極
性の決まった第４のデジタル信号を得ることができる。
ジ検出手段によりエッジ検出パルスを発生させ、このエ
ッジ検出パルスを同期信号として、入力交流信号の零ク
ロス時点にそれぞれ正確に対応した第１および第２のデ
ジタル信号を合成して、入力交流信号の両零クロス時点
に対応した第３のデジタル信号を作り、この第３のデジ
タル信号を分周するため、入力交流信号の両方の零クロ
ス時点を正確に検出し、しかも入力交流信号に対して極
性の決まった第４のデジタル信号を得ることができる。
【図１】この発明の一実施例のコンパレータの構成を示
す回路図である。
す回路図である。
【図２】図１および図５のコンパレータの動作を示すタ
イムチャートである。
イムチャートである。
【図３】図１のコンパレータの動作を示すタイムチャー
トである。
トである。
【図４】ヒステリシス特性を表す入出力特性図である。
【図５】コンパレータの従来例の構成を示す回路図であ
る。
る。
【図６】分周器部の構成を示す回路図である。
１ 差動比較部（差動比較手段） ２ 電流源部（電流源手段） ３ カレントミラー部（第１のカレントミラー手段） ４ 電流増幅部（第１の電流増幅手段） ５ 帰還部（第１の帰還手段） ６ 出力部（第１の出力手段） ７ カレントミラー部（第２のカレントミラー手段） ８ 電流増幅部（第２の電流増幅手段） ９ 帰還部（第２の帰還手段） １０ 出力部（第２の出力手段） １１ 合成部 １２ エッジ検出部 １３ 分周器部 １４ 合成部
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年６月８日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図３】
【図４】
【図６】
【図５】
Claims (1)
- 【請求項１】 第１，第２および第３の定電流を出力す
る電流源手段と、 入力交流信号に応じて前記第１の定電流を差動的に分配
する１組の差動トランジスタを有する差動比較手段と、 入力端が前記差動比較手段の一方の差動トランジスタの
出力端に接続され、出力端が前記第２の定電流の出力端
に接続された第１のカレントミラー手段と、 入力端が前記第１のカレントミラー手段の出力端に接続
された第１の電流増幅手段と、 前記第１の電流増幅手段の出力電流に応じて前記第１の
電流増幅手段の入力端もしくは前記第１のカレントミラ
ー手段の入力端に電流を供給する第１の帰還手段と、 前記第１の電流増幅手段の出力電流に連動して変化する
第１のデジタル信号を得る第１の出力手段と、 入力端が前記差動比較手段の他方の差動トランジスタの
出力端に接続され、出力端が前記第３の定電流の出力端
に接続された第２のカレントミラー手段と、 入力端が前記第２のカレントミラー手段の出力端に接続
された第２の電流増幅手段と、 前記第２の電流増幅手段の出力電流に応じて前記第２の
電流増幅手段の入力端もしくは前記第２のカレントミラ
ー手段の入力端に電流を供給する第２の帰還手段と、 前記第２の電流増幅手段の出力電流に連動して変化する
第２のデジタル信号を得る第２の出力手段と、 前記第１の出力手段の第１のデジタル信号と前記第２の
出力手段の第２のデジタル信号から２倍の周波数の第３
のデジタル信号を合成する合成手段と、 前記第１および第２のデジタル信号の何れかの一方のエ
ッジを検出するエッジ検出手段と、 入力端に前記第３のデジタル信号が入力され、前記エッ
ジ検出手段より出力されるエッジ検出パルスで同期しな
がら前記第３のデジタル信号を分周して第４のデジタル
信号を出力する分周手段とを備えたコンパレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3072840A JP2859751B2 (ja) | 1991-04-05 | 1991-04-05 | コンパレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3072840A JP2859751B2 (ja) | 1991-04-05 | 1991-04-05 | コンパレータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0629798A true JPH0629798A (ja) | 1994-02-04 |
| JP2859751B2 JP2859751B2 (ja) | 1999-02-24 |
Family
ID=13500999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3072840A Expired - Fee Related JP2859751B2 (ja) | 1991-04-05 | 1991-04-05 | コンパレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2859751B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013236342A (ja) * | 2012-05-10 | 2013-11-21 | Lapis Semiconductor Co Ltd | ヒステリシスコンパレータ及び半導体装置 |
| JP2016181914A (ja) * | 2016-05-18 | 2016-10-13 | ラピスセミコンダクタ株式会社 | ヒステリシスコンパレータ及び半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4849938U (ja) * | 1971-10-14 | 1973-06-30 | ||
| JPS5954319A (ja) * | 1982-09-22 | 1984-03-29 | Matsushita Electric Ind Co Ltd | コンパレ−タ |
-
1991
- 1991-04-05 JP JP3072840A patent/JP2859751B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4849938U (ja) * | 1971-10-14 | 1973-06-30 | ||
| JPS5954319A (ja) * | 1982-09-22 | 1984-03-29 | Matsushita Electric Ind Co Ltd | コンパレ−タ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013236342A (ja) * | 2012-05-10 | 2013-11-21 | Lapis Semiconductor Co Ltd | ヒステリシスコンパレータ及び半導体装置 |
| JP2016181914A (ja) * | 2016-05-18 | 2016-10-13 | ラピスセミコンダクタ株式会社 | ヒステリシスコンパレータ及び半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2859751B2 (ja) | 1999-02-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |