JPH0630073B2 - メモリ装置 - Google Patents
メモリ装置Info
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- JPH0630073B2 JPH0630073B2 JP59156612A JP15661284A JPH0630073B2 JP H0630073 B2 JPH0630073 B2 JP H0630073B2 JP 59156612 A JP59156612 A JP 59156612A JP 15661284 A JP15661284 A JP 15661284A JP H0630073 B2 JPH0630073 B2 JP H0630073B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は画素信号の動き補償の最適ベクトル検出の場合
等に使用される如き、２次元的配置となっている、例え
ば１画面の各画素データを順次記憶し、それより必要な
画素データ群を読出すために使用されるメモリ装置の改
良に関する。
等に使用される如き、２次元的配置となっている、例え
ば１画面の各画素データを順次記憶し、それより必要な
画素データ群を読出すために使用されるメモリ装置の改
良に関する。
本発明の対象である２次元的配置となっているデータ群
を第２図，第３図で説明する。
を第２図，第３図で説明する。
２次元的配置となっている例えば画像の１画面の各画素
のデータは行方向Ｍ個、列方向Ｎ個、即ち（Ｍ×Ｎ）個
のブロック例えば第３図ではＭ＝５，Ｎ＝４として、１
〜２０の２０ブロックに分割され、各ブロックは行方向
ｘ個、列方向ｙ個、即ち（ｘ×ｙ）個のデータ、例えば
第２図ではｘ＝５，ｙ＝５で１〜２５の２５個のデータ
を含んでいる。
のデータは行方向Ｍ個、列方向Ｎ個、即ち（Ｍ×Ｎ）個
のブロック例えば第３図ではＭ＝５，Ｎ＝４として、１
〜２０の２０ブロックに分割され、各ブロックは行方向
ｘ個、列方向ｙ個、即ち（ｘ×ｙ）個のデータ、例えば
第２図ではｘ＝５，ｙ＝５で１〜２５の２５個のデータ
を含んでいる。
この様な２次元的配置のデータは１ブロック毎に１個の
データが直列にメモリ装置に入力されることになるが、
入力されるためには第２図の如き各ブロックでは、１，
２，３，４，５，６，７・・・・の如く列方向順に取り
出され、またブロック単位では第３図の如く１，２，
３，４，５，６，７，・・・の如く、各ブロックについ
ての取出し方向は行方向となっている。
データが直列にメモリ装置に入力されることになるが、
入力されるためには第２図の如き各ブロックでは、１，
２，３，４，５，６，７・・・・の如く列方向順に取り
出され、またブロック単位では第３図の如く１，２，
３，４，５，６，７，・・・の如く、各ブロックについ
ての取出し方向は行方向となっている。
即ち、第１ブロックについて列方向順に１〜２５のデー
タが、それに続いて行方向にある第２ブロックより列方
向順に１，２・・・・２５のデータが直列データ列とな
ってメモリ装置に与えられる。かかる直列データ例を記
憶する従来のソモリ装置を第４図に示す。
タが、それに続いて行方向にある第２ブロックより列方
向順に１，２・・・・２５のデータが直列データ列とな
ってメモリ装置に与えられる。かかる直列データ例を記
憶する従来のソモリ装置を第４図に示す。
図中１−１〜１−５，１０〜１４はＦＦ、２−１〜２−
５，９−１〜９−５はセレクタ、３−１〜３−５は制御
回路、４−１〜４−４，５−１〜５−４，６−１〜６−
４，７−１〜７−４，８−１〜８−４はソモリを示す。
５，９−１〜９−５はセレクタ、３−１〜３−５は制御
回路、４−１〜４−４，５−１〜５−４，６−１〜６−
４，７−１〜７−４，８−１〜８−４はソモリを示す。
前述の如き入力直列データは、図左上の入力データ端子
に入力される。例えば第１番目の入力データは、第３図
の第１のブロックにおける第２図の１に相当するデータ
であり、これはＦＦ１−１〜１−５に同時に与えられ
る。
に入力される。例えば第１番目の入力データは、第３図
の第１のブロックにおける第２図の１に相当するデータ
であり、これはＦＦ１−１〜１−５に同時に与えられ
る。
一方、セレクタ２−１〜２−５は、各ＦＦよりの最初の
データを４−１，５−１，６−１，７−１，８−１に同
時に格納する。第２番目の入力データは、第１ブロック
の２に相当するデータであり、これもＦＦ１−１〜１−
５に同時に与えられ、対応するセレクタはこの第２番目
のデータをメモリ４−１〜８−１に格納する。
データを４−１，５−１，６−１，７−１，８−１に同
時に格納する。第２番目の入力データは、第１ブロック
の２に相当するデータであり、これもＦＦ１−１〜１−
５に同時に与えられ、対応するセレクタはこの第２番目
のデータをメモリ４−１〜８−１に格納する。
このことから明らかなように第３図の第１列の５個のブ
ロック１〜５のデータは、総べてメモリ４−１，５−
１，６−１，７−１，８−１に格納されることになる。
ロック１〜５のデータは、総べてメモリ４−１，５−
１，６−１，７−１，８−１に格納されることになる。
同様にメモリ４−２，５−２，６−２，７−２，８−２
には第３図の第２列のブロック６〜１０のデータが同様
に格納される。
には第３図の第２列のブロック６〜１０のデータが同様
に格納される。
従って第３列の１１〜１５のブロックのデータはメモリ
４−３〜８−３に、また第４列の１６〜２０のブロック
のデータはメモリ４−４〜８−４に格納される。
４−３〜８−３に、また第４列の１６〜２０のブロック
のデータはメモリ４−４〜８−４に格納される。
即ち第３図に示すような２次元的に配置されたデータ
は、第４図き如きメモリ装置に格納されるが、その場合
には既述の如く１〜５のブロックのデータはソモリ４−
１〜８−１に並列ち、６〜１０のブロックのデータは４
−２〜８−２に、１１〜１５のブロックのデータは４−
３〜８−３に、また１６〜２０のブロックのデータは４
−４〜８−４に並列に格納されている。
は、第４図き如きメモリ装置に格納されるが、その場合
には既述の如く１〜５のブロックのデータはソモリ４−
１〜８−１に並列ち、６〜１０のブロックのデータは４
−２〜８−２に、１１〜１５のブロックのデータは４−
３〜８−３に、また１６〜２０のブロックのデータは４
−４〜８−４に並列に格納されている。
しかして第３図に示す２次元的配置のデータから任意の
１ブロックに相当する図では点線枠内のｘ×ｙ個、即ち
２５個のデータを読出す場合の読出し制御は次のように
なる。
１ブロックに相当する図では点線枠内のｘ×ｙ個、即ち
２５個のデータを読出す場合の読出し制御は次のように
なる。
即ち読出されるべきデータ１４，１５，１９，２０，２
４，２５は第３ブロックに、４，５，９，１０は第４ブ
ロックに１１，１２，１３，１６，１７，１８，２１，
２２，２３は第８ブロックに、また１，２，３，６，
７，８は第９ブロックに属している。
４，２５は第３ブロックに、４，５，９，１０は第４ブ
ロックに１１，１２，１３，１６，１７，１８，２１，
２２，２３は第８ブロックに、また１，２，３，６，
７，８は第９ブロックに属している。
読出しの際には各制御回路３−１〜３−５には変位情報
が与えられ、これによって制御回路３−１はセレクタ９
−１を、３−２は９−２を、３−３は９−３を、３−４
は９−４を３−５は９−５を制御する。
が与えられ、これによって制御回路３−１はセレクタ９
−１を、３−２は９−２を、３−３は９−３を、３−４
は９−４を３−５は９−５を制御する。
この場合、列方向の１４，１５，１１，１２，１３はこ
の順序で同時に、また同様に１９，２０，１６，１７，
１８もこの順序で同時に読出されねばならず、このよう
にして点線のブロック内の２５個のデータが読出される
ことになる。
の順序で同時に、また同様に１９，２０，１６，１７，
１８もこの順序で同時に読出されねばならず、このよう
にして点線のブロック内の２５個のデータが読出される
ことになる。
しかして第１行の１４，１５，１１，１２，１３につい
てみれば、１４，１５は第３ブロック内であり、第１列
のブロック列であるから、メモリ４−１〜８−１のいず
れにも格納されており、１１，１２，１３は第８ブロッ
ク内にあるから第２列のブロック列であり、メモリ４−
２〜８−２のいずれにも格納されている。
てみれば、１４，１５は第３ブロック内であり、第１列
のブロック列であるから、メモリ４−１〜８−１のいず
れにも格納されており、１１，１２，１３は第８ブロッ
ク内にあるから第２列のブロック列であり、メモリ４−
２〜８−２のいずれにも格納されている。
従って、１４，１５，１１，１２，２３をセレクタ９−
１〜９−５を介して同時に読出すためには、制御回路３
−１〜３−５の制御によって、セレクタ９−１はメモリ
４−１から１４を、セレクタ９−２はメモリ５−１より
１５を、セレクタ９−３はメモリ６−２より１１を、セ
レクタ９−４はメモリ７−２より１２を、セレクタ９−
５はメモリ８−２より１３を選択してＦＦ１０〜１４よ
り同時に出力する。
１〜９−５を介して同時に読出すためには、制御回路３
−１〜３−５の制御によって、セレクタ９−１はメモリ
４−１から１４を、セレクタ９−２はメモリ５−１より
１５を、セレクタ９−３はメモリ６−２より１１を、セ
レクタ９−４はメモリ７−２より１２を、セレクタ９−
５はメモリ８−２より１３を選択してＦＦ１０〜１４よ
り同時に出力する。
次の１９，２０，１６，１７、１８については、セレク
タ９−１はメモリ４−１より１９を、セレクタ９−２は
メモリ５−１より２０を、セレクタ９−３はメモリ６−
２より１６を、セレクタ９−４はメモリ７−２より１７
を、セレクタ９−５はメモリ８−２より１８を同時にセ
レクトしてＦＦ１０〜１４より出力する。
タ９−１はメモリ４−１より１９を、セレクタ９−２は
メモリ５−１より２０を、セレクタ９−３はメモリ６−
２より１６を、セレクタ９−４はメモリ７−２より１７
を、セレクタ９−５はメモリ８−２より１８を同時にセ
レクトしてＦＦ１０〜１４より出力する。
かかる従来構成では、１クロックで１データの書込みで
あるから、１ブロック内の２５個のデータの書き込みに
は２５クロック時を必要とする。
あるから、１ブロック内の２５個のデータの書き込みに
は２５クロック時を必要とする。
そして１個のメモリに対する書込みと読出しは同時に行
なうことは不可能とすると、この従来のメモリ装置で
は、第３図の例えば第１列のブロック１〜５のいずれか
のブロック、例えばブロック３へのデータの書込みが行
なわれている時には、４−１〜８−１のメモリからの読
出しは不可能であるが、その他の４−２〜８−２，４−
３〜８−３，４−４〜８−４のメモリからの読出しは可
能となる。
なうことは不可能とすると、この従来のメモリ装置で
は、第３図の例えば第１列のブロック１〜５のいずれか
のブロック、例えばブロック３へのデータの書込みが行
なわれている時には、４−１〜８−１のメモリからの読
出しは不可能であるが、その他の４−２〜８−２，４−
３〜８−３，４−４〜８−４のメモリからの読出しは可
能となる。
読出しは前述の如く１クロックで５個のデータを同時に
読出すことになるので、１ブロックへの書込時間である
２５のクロックでは、２５×５＝１２５個のデータの読
出しが可能となる。
読出すことになるので、１ブロックへの書込時間である
２５のクロックでは、２５×５＝１２５個のデータの読
出しが可能となる。
〔発明が解決しようとする問題点〕 しかしながらこの場合、読出されるデータに第１列のブ
ロック群のデータが含まれる場合、例えば第３図の点線
内で示すデータの読出しは不可能となる。
ロック群のデータが含まれる場合、例えば第３図の点線
内で示すデータの読出しは不可能となる。
しかも第４図に示す従来例のメモリ装置では４×５＝２
０個のメモリと５個き制御回路及び１０個のセレクタを
必要とする。
０個のメモリと５個き制御回路及び１０個のセレクタを
必要とする。
即ち回路規模が大きくなると共に、第３図の点線内のデ
ータの如く、２列のブロック群にまたがるデータの読出
しにはさらに制約を受けることになる。
ータの如く、２列のブロック群にまたがるデータの読出
しにはさらに制約を受けることになる。
上記問題点は本発明により、２次元的に配置されるため
の直列データを（Ｍ×Ｎ）個のブロックに分割し、各ブ
ロックは（ｘ×ｙ）個のデータよりなり、データはブロ
ック単位では行方向に、また１ブロック内では列方向に
直列に取出される構成において、かかる上記直列データ
列に対し、ｙ個のメモリが設けられ、各ブロックの第１
行のデータは第１番目のメモリに、第２行のデータは第
２番目のメモリに、第ｙ行のデータはｙ番目のメモリに
格納されるようになっており、入力直列データはｙ個毎
に同時に対応するメモリに格納され、ｙ個のメモリから
任意の位置にある（ｘ×ｙ）個のデータを出力するた
め、各メモリはｙ個の入力端を有するｙ個のセレクタと
接続され、ｙ個のセレクタはｙ個のデータを列方向順に
同時に出力するように制御回路によって制御されること
を特徴とするメモリ装置によって解決される。
の直列データを（Ｍ×Ｎ）個のブロックに分割し、各ブ
ロックは（ｘ×ｙ）個のデータよりなり、データはブロ
ック単位では行方向に、また１ブロック内では列方向に
直列に取出される構成において、かかる上記直列データ
列に対し、ｙ個のメモリが設けられ、各ブロックの第１
行のデータは第１番目のメモリに、第２行のデータは第
２番目のメモリに、第ｙ行のデータはｙ番目のメモリに
格納されるようになっており、入力直列データはｙ個毎
に同時に対応するメモリに格納され、ｙ個のメモリから
任意の位置にある（ｘ×ｙ）個のデータを出力するた
め、各メモリはｙ個の入力端を有するｙ個のセレクタと
接続され、ｙ個のセレクタはｙ個のデータを列方向順に
同時に出力するように制御回路によって制御されること
を特徴とするメモリ装置によって解決される。
本発明では、メモリ装置に入力される直列データのもと
となる２次元的配置のデータがＭ×Ｎ個のブロックに分
割され、１ブロック内が（ｘ×ｙ）個のデータを含む場
合、メモリはｙ個で済むことになる。
となる２次元的配置のデータがＭ×Ｎ個のブロックに分
割され、１ブロック内が（ｘ×ｙ）個のデータを含む場
合、メモリはｙ個で済むことになる。
また例えばｘ＝ｙ＝５の時に５個のデータは５番目のク
ロック毎に同時に書込まれるので、書込みが行なわれて
いない４個のクロックの時には総べてメモリからのデー
タの読出しは自由に行なわれることになる。
ロック毎に同時に書込まれるので、書込みが行なわれて
いない４個のクロックの時には総べてメモリからのデー
タの読出しは自由に行なわれることになる。
第１図は本発明の実施例のメモリ装置のブロック図であ
る。
る。
図中２０〜２４，３７〜４１はＦＦ、２６〜３０はメモ
リ、３１は制御回路、３２〜３６はセレクタである。
リ、３１は制御回路、３２〜３６はセレクタである。
このメモリ装置でも、入力データは第４図の従来例の場
合と同様で、直列データは第３図の第１ブロックより第
２図の如く列方向に１〜２５のデータが、またそれに続
いて行方向の第２ブロックより列方向の１〜２５のデー
タが続く構成となっている。
合と同様で、直列データは第３図の第１ブロックより第
２図の如く列方向に１〜２５のデータが、またそれに続
いて行方向の第２ブロックより列方向の１〜２５のデー
タが続く構成となっている。
しかしこの第１図では、１クロックで１データが入力さ
れても、図ではｙ＝５個のデータが５個のクロックでＦ
Ｆ２４〜２０にまとまってはじめて、５個のデータが制
御回路３１で制御されたＦＦ２５を介してメモリ２６〜
３０に格納される。
れても、図ではｙ＝５個のデータが５個のクロックでＦ
Ｆ２４〜２０にまとまってはじめて、５個のデータが制
御回路３１で制御されたＦＦ２５を介してメモリ２６〜
３０に格納される。
即ちＦＦ２５はトライステートとなっており、データが
揃った時以外は制御回路３１よりのメモリのライトイネ
イブル信号は出されることはなく、メモリへの書込は行
なわれない。
揃った時以外は制御回路３１よりのメモリのライトイネ
イブル信号は出されることはなく、メモリへの書込は行
なわれない。
この場合メモリ２６にはブロック１のデータ１が、メモ
リ２７にはデータ２が、メモリ２８にはデータ３が、メ
モリ２９にはデータ４が、メモリ３０にはデータ５が格
納されることになる。
リ２７にはデータ２が、メモリ２８にはデータ３が、メ
モリ２９にはデータ４が、メモリ３０にはデータ５が格
納されることになる。
次の５個のデータは第１ブロックの６，７，８，９，１
０となるが、６は２６に、７は２７に、８は２８に、９
は２９に、１０は３０に格納される。
０となるが、６は２６に、７は２７に、８は２８に、９
は２９に、１０は３０に格納される。
以下同様であって、メモリ２６には各ブロックの第１列
のデータである１，６，１１，１６，２１のみが、メモ
リ２７には第２列の２，７，１２，１７，２２のみが、
メモリ２８には第３列の３，８，１３，１８，２３のみ
が、メモリ２９には第４列の４，９，１４，１９，２４
のみが、またメモリ３０には第５列のデータ５，１０，
１５，２０，２５のみが格納されることになる。
のデータである１，６，１１，１６，２１のみが、メモ
リ２７には第２列の２，７，１２，１７，２２のみが、
メモリ２８には第３列の３，８，１３，１８，２３のみ
が、メモリ２９には第４列の４，９，１４，１９，２４
のみが、またメモリ３０には第５列のデータ５，１０，
１５，２０，２５のみが格納されることになる。
かかる本発明のメモリ装置より２次元的配置データのう
ち任意の位置の１ブロックのデータに相当する（ｘ×
ｙ）個のデータを読出す場合、例えば第３図の点線内の
全データを出力する場合、制御回路３１には変位情報が
与えられ、これによって制御回路はセレクタ３２〜３６
を制御する。
ち任意の位置の１ブロックのデータに相当する（ｘ×
ｙ）個のデータを読出す場合、例えば第３図の点線内の
全データを出力する場合、制御回路３１には変位情報が
与えられ、これによって制御回路はセレクタ３２〜３６
を制御する。
第４図の場合と同様に第１行の１４，１５，１１，１
２，１３はこの列方向順で同時にＦＦ３７〜４１から出
力されることが必要となる。
２，１３はこの列方向順で同時にＦＦ３７〜４１から出
力されることが必要となる。
しかして１４はブロックの第４列に属するからメモリ２
９に、１５は第５列に属するからメモリ３０に格納され
ている。
９に、１５は第５列に属するからメモリ３０に格納され
ている。
一方１１はブロックの第１列に属するからメモリ２６
に、１２は第２列に属するからメモリ２７に、１３は第
３列に属するからメモリ２８に格納されている。
に、１２は第２列に属するからメモリ２７に、１３は第
３列に属するからメモリ２８に格納されている。
従って制御回路３１で制御されて、セレクタ３２はメモ
リ２９より１４を、セレクタ３３はメモリ３０より１５
を、セレクタ３４はメモリ２６より１１を、セレクタ３
５はメモリ２７より１２を、セレクタ３６はメモリ２８
より１３をセレクトして、ＦＦ３７〜４１に与え、これ
らのＦＦより同時に１４，１５，１１，１２，１３に相
当するデータが出力される。続いて点線枠内の第２行の
１９，２０，１６，１７，１８に相当するデータについ
ても同様に、セレクタ３２〜３６及びＦＦ３７〜４１を
介し同時に出力される。
リ２９より１４を、セレクタ３３はメモリ３０より１５
を、セレクタ３４はメモリ２６より１１を、セレクタ３
５はメモリ２７より１２を、セレクタ３６はメモリ２８
より１３をセレクトして、ＦＦ３７〜４１に与え、これ
らのＦＦより同時に１４，１５，１１，１２，１３に相
当するデータが出力される。続いて点線枠内の第２行の
１９，２０，１６，１７，１８に相当するデータについ
ても同様に、セレクタ３２〜３６及びＦＦ３７〜４１を
介し同時に出力される。
点線枠内の第３行、第４行、第５行についても同様であ
る。即ち、第３図の点線枠内の２５個のデータが、各行
毎にそれぞれ同時に出力されることになる。
る。即ち、第３図の点線枠内の２５個のデータが、各行
毎にそれぞれ同時に出力されることになる。
この場合、１ブロック分のデータを書き込むに要する時
間内に読出せるデータ量は次の如くなる。
間内に読出せるデータ量は次の如くなる。
本発明による装置では、書込み時にも読出し時にも全メ
モリがアクセスされるため、読み書き対象のメモリが重
複しなければ書込みと読出しを同時に行ないうるという
ことにはならない。しかしデータの書込みは、５個のデ
ータがまとまった時に１回だけ、即ち５クロック毎に１
回行なわれる。
モリがアクセスされるため、読み書き対象のメモリが重
複しなければ書込みと読出しを同時に行ないうるという
ことにはならない。しかしデータの書込みは、５個のデ
ータがまとまった時に１回だけ、即ち５クロック毎に１
回行なわれる。
従って残りの４個のクロックの時には読出しが可能であ
る。これを１ブロックの書込みに要する時間に直すと、
１ブロックの２５個の画素データの書込みには２５／５
＝５クロックを必要とするので、１ブロックの書込み時
間内では２０個のクロック時には総べてのメモリからの
読取りは自由となる。１クロックでは５個の画素データ
を出力するので、２０×５＝１００データが１ブロック
の書込みに要する時間内に読出されることになる。
る。これを１ブロックの書込みに要する時間に直すと、
１ブロックの２５個の画素データの書込みには２５／５
＝５クロックを必要とするので、１ブロックの書込み時
間内では２０個のクロック時には総べてのメモリからの
読取りは自由となる。１クロックでは５個の画素データ
を出力するので、２０×５＝１００データが１ブロック
の書込みに要する時間内に読出されることになる。
しかも本発明の本質的な特徴は、第１図の実施例ではメ
モリは５個で済み、制御回路もまたセレクタも簡単に構
成しうることになる。
モリは５個で済み、制御回路もまたセレクタも簡単に構
成しうることになる。
以上の如く本発明によれば、メモリ及び制御回路の数は
少なくて済み装置を大幅に小型化可能であり、さらにメ
モリよりの読出しのための自由度が増大する。
少なくて済み装置を大幅に小型化可能であり、さらにメ
モリよりの読出しのための自由度が増大する。
第１図は本発明の実施例のメモリ装置のブロック図、 第２図は２次元的配置のデータでの１ブロックの１例及
び入力順を示す図、 第３図は２次元的配置のデータをブロックに分割した
図、 第４図は時例のメモリ装置のブロック図である。 図において、 １−１〜１−５，１０〜１４，２０〜２４，３７〜４１
はＦＦ、２−１〜２−５，９−１〜９−５，３２〜３６
はセレクタ、３−１〜３−５，３１は制御回路、４−１
〜４−４，５−１〜５−４，６−１〜６−４，７−１〜
７−４，８−１〜８−４，２６〜３０はメモリを示す。
び入力順を示す図、 第３図は２次元的配置のデータをブロックに分割した
図、 第４図は時例のメモリ装置のブロック図である。 図において、 １−１〜１−５，１０〜１４，２０〜２４，３７〜４１
はＦＦ、２−１〜２−５，９−１〜９−５，３２〜３６
はセレクタ、３−１〜３−５，３１は制御回路、４−１
〜４−４，５−１〜５−４，６−１〜６−４，７−１〜
７−４，８−１〜８−４，２６〜３０はメモリを示す。
フロントページの続き (72)発明者 津田 俊隆 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭51−140520（ＪＰ，Ａ) 特開 昭59−62959（ＪＰ，Ａ) 特開 昭53−97339（ＪＰ，Ａ) 特開 昭52−16935（ＪＰ，Ａ) 特開 昭56−67888（ＪＰ，Ａ)
Claims (1)
- 【請求項１】２次元的に配置されるための直列データを
（Ｍ×Ｎ）個のブロックに分割し、各ブロックは（ｘ×
ｙ）個のデータよりなり、データはブロック単位では行
方向に、また１ブロック内では列方向に直列に取出され
る構成において、かかる上記直列データ列に対し、ｙ個
のメモリが設けられ、各ブロックの第１行のデータは第
１番目のメモリに、第２行のデータは第２番目のメモリ
に、第ｙ行のデータはｙ番目のメモリに格納されるよう
になっており、入力直列データはｙ個毎に同時に対応す
るメモリに格納され、ｙ個のメモリから任意の位置にあ
る（ｘ×ｙ）個のデータを出力するため、各メモリはｙ
個の入力端を有するｙ個のセレクタと接続され、ｙ個の
セレクタはｙ個のデータを列方向順に同時に出力するよ
うに制御回路によって制御されることを特徴とするメモ
リ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59156612A JPH0630073B2 (ja) | 1984-07-27 | 1984-07-27 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59156612A JPH0630073B2 (ja) | 1984-07-27 | 1984-07-27 | メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6158056A JPS6158056A (ja) | 1986-03-25 |
| JPH0630073B2 true JPH0630073B2 (ja) | 1994-04-20 |
Family
ID=15631537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59156612A Expired - Fee Related JPH0630073B2 (ja) | 1984-07-27 | 1984-07-27 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0630073B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0198077A (ja) * | 1987-10-09 | 1989-04-17 | Sony Corp | 記憶装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51140520A (en) * | 1975-05-30 | 1976-12-03 | Advantest Corp | High speed write device |
| JPS5962959A (ja) * | 1982-10-04 | 1984-04-10 | Mitsubishi Electric Corp | 記憶装置 |
-
1984
- 1984-07-27 JP JP59156612A patent/JPH0630073B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6158056A (ja) | 1986-03-25 |
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