JPH09511861A - 多重的な列セットを具備するマルチポート・メモリ装置 - Google Patents

Abstract

(57)【要約】 マルチポート・メモリ装置は、行-列アレイと、ランダムアクセス・ポートと、複数の二方向性順次アクセス・メモリ（ＳＡＭ）・ポートと、これらＳＡＭポートを列セットに接続するためのスイッチング・ネットワークとを備える。１つの列は、１つの検知アンプを共有する多数のメモリセルとして画成されている。列セットは、前記アレイの１つの矩形領域内か或いは幾つかの矩形領域の間に画成されている。スイッチング・ネットワークは、各ＳＡＭポートを各列セットに、各列セットを他の各列セットに、各ＳＡＭポートを他の各ＳＡＭに、それぞれ選択的に接続する。本発明に係るビデオ・ランダムアクセスメモリ（ＶＲＡＭ）或いはマルチポート・ダイナミック・ランダムアクセスメモリ（ＤＲＡＭ）は、より小さなチップ面積内に増大された柔軟性又は融通性を提供する。

Description

【発明の詳細な説明】 多重的な列セットを具備するマルチポート・メモリ装置 技術分野 本発明は、半導体メモリ装置に関し、より詳細には、半導体ウェハー上のスペ ースをより省略することを要求するランダムアクセスメモリ用のマルチ・シリア ル・ポートに関する。 背景技術 デュアル・ポートを具備したダイナミック・ランダムアクセスメモリ（「ＤＲ ＡＭ」）が先ず１９８０年代半ばに主流となった。順次入力／出力アクセスを可 能とする追加ポートが搭載されたこれら装置は、コンピュータ・スクリーンへの データ表示及び該コンピュータ・スクリーンからのデータ取込みの点に存する障 害を克服するそれら能力の故に、ビデオ・ランダムアクセスメモリ（「ＶＲＡＭ」 ）としても分類されてきた。 図１には初期の従来型ＶＲＡＭ設計例が示される。各ＶＲＡＭは、多数のメモ リセルを有するメモリアレイ１０を備え、セルの数はアレイ１０における行の数 と列の数とによって画成される。例えば、１メガビットのアレイは、１０２４行 及び１０２４列となるか、或いはそれらの何等かの組合わせになる。アレイ１０ の各セルに接続されているのは、従来のＤＲＡＭアーキテクチャーにおけるよう なランダムアクセスメモリ・ポート２０である。このランダムアクセスメモリ・ ポート２０はアレイ１０内の各セルに対する選択的なアクセスが可能である。こ うして、任意のセルに関して、メモリ・ポート２０を介しての読み出し或いは書 き込みが可能となっている。 記憶されたデータのブロックに迅速にアクセスするために、アレイ１０の各行 は二方向性順次アクセス・ポート３０に接続されている。この順次アクセス・ポ ート３０は順次アクセス・メモリ（「ＳＡＭ」）としても呼称されて、アレイ１ ０の列の数と直接一致する数のライン３５を有する。このようにして、この構成 を用いれば、列の数とＳＡＭ３０の全長との間に１対１の関係が存在する。 このデュアル・ポートＤＲＡＭ設計例は特にビデオ用途に好都合であり、その 理由は、ラスター・スキャンにおけるピクセル（画素）等の幾つかのアドレス・ シーケンス（アドレス順番）が予め決定されているからである。ＳＡＭ３０はア レイ１０から行の情報を読み出して、このデータを特定の方式に従って順次出力 する手段を提供している。同様に、行の情報はＳＡＭ３０に順次入力され、引き 続いて、アレイ１０内の複数のセルから成る適切な行に一単位として書き込むこ とができる。このようにして、データはＤＲＡＭのアドレス速度でＳＡＭから読 み出され、この順次アクセス・ポートを介して順次出力され、その逆もまた同様 となる。それにもかかわらず、ＳＡＭ３０の読み出し及び書き込み機能は同時に は実行不可能である。 このデュアル・ポートＤＲＡＭ（ＶＲＡＭ）設計例の全体的な速度を増大する ために、幾つかのアーキテクチャーに関する代替案が試験された。米国特許第4, 891,794 号に対応する１つのそうした構成は、図２に簡潔に示されている。ここ で、発明者のＨush等は、元々のＶＲＡＭアーキテクチャーのＳＡＭ-Ａ３０に加 えて、第２の独立した二方向性ＳＡＭとしての、ＳＡＭ-Ｂ４０を採用している 。ＳＡＭ-Ａ３０と同様に、ＳＡＭ-Ｂ４０はアレイ１０の各列に独立して接続さ れ、それによって、一方のＳＡＭからの順次読み出しと第２のＳＡＭへの順次書 き込みとが同時に可能となっている。 この追加ＳＡＭは画像捕捉（「フレームグラバ」）、高速ネットワーク制御、 並びにバッファリングの領域において特別な長所を有する。第２のＳＡＭ無しで は、これら設計例の多くが入力及び出力のための順次ポートの方向を切り換えな ければならない。例えば、フレームグラバー・ビデオ・ボードはリアルタイムで 画像を捕捉し、続いてその画像データを、濾過、エッジ検出等を介して処理編集 し、その取込んだ画像にテキストオーバレイ（画像重ね）或いはウィンドウ等の コンピュータ生成情報を付加する。それで、この複合画像を表示目的のために出 力され得る。しかしながら、入力、出力、並びに処理の３つの操作の全ては、Ｖ ＲＡＭ或いはＤＲＡＭにおいてリアルタイムで同時に実行することはできない。 こうして、第２の順次アクセス・ポート又はＳＡＭを追加することによって、デ ータは順次入力され、順次出力されて表示され、ランダムアクセス・ポートによ って処理され、これら全てが同時に行われる。これが可能な理由は、ランダムア クセス・ポート及び両方の順次アクセス・ポートの３つのポート全てが、データ の内部的転送の期間を除いて相互に独立して且つ非同期的に動作するからである 。 この米国特許第 4,891,794 号でのＨush等の設計例は３ポートのランダムアク セスメモリの利益を得ている一方、幾つかの制約もある。第１として、アレイ１ ０の各列をＳＡＭ-Ａ３０及びＳＡＭ-Ｂの双方の各ラインに接続する必要性は、 この回路のレイアウトを従来のデュアル・ポートＤＲＡＭアーキテクチャーより も相当に大きくすることになる。ライン４５をＳＡＭ-Ａの上方或いは下方で横 切らせて、ＳＡＭ-Ｂとの適切な接続を行う必要がある。この種の配列を回避す るために、回路設計者はこれらのＳＡＭを位置決めし直して、メモリ・アレイを ２つの同等半部に分割すると共に、メモリアレイの各側にこれらＳＡＭを１つず つ配置した。 更に、米国特許第 4,891,794 号においてのＨush等のトリプル・ポートの方式 は、データを順次処理するその能力の点において制約がある。この設計例は、デ ュアル・ポートＤＲＡＭを凌ぐ改良であるが、たった２つのポートから情報に関 しての順次読み出し及び順次書き込みができるだけである。よって、チップ・サ イズを実質的に増大させることなく、順次ポートをより多くする要求がある。更 に、より進歩したエレクトロニックスの到来に伴って、強化された全体的速度が 実質的に要望されている。これらの要望はＶＲＡＭ装置の通信用途において明白 である。 大きなメモリ装置において、チップ上の比較的長い距離を走る接続ラインは比 較的大きなキャパシタンスを有し、それ故に、低電力で高速装置用には受入れら れない。更により多くの記憶セルを有するメモリ回路の需要が増大すると、メモ リ装置の設計者は、マルチ・セクション（多数区分）の形態で、即ち、サブアレ イと呼ばれる仕切られたサブシステムの形態でメモリアレイ回路を従来通り配列 する。従来、そうしたサブアレイの各々は、メモリアレイの一部と共に、他のサ ブアレイにおける他の同様回路と平行して動作するローカル・デコード回路、ロ ーカル検知回路、並びにローカル・スイッチング回路を含む。論理上余剰である が、これらローカル回路は高速信号伝送用の長い相互接続の必要性を回避してい る。しかしながら、かなりのローカル回路を利用するメモリ装置は追加されたよ り大きなサブアレイ用のチップ面積欠如の難点があり、バッテリー電力供給され る携帯装置を含む重要な用途として相当な電力を消費し、回路要素間の長い相互 接続ラインに関連した各種短所の難点がある。 上述した問題や、その応用技術の当業者に結果的に明かとなる関連問題を考慮 して、改良されたマルチポート・メモリ装置用のメモリ装置の必要性が依然とし てある。 発明の開示 本発明の主目的は、先行技術における上述した欠陥を削除することである。 本発明の他の目的は、半導体ウェハー上での占有スペースがより少ないマルチ ポートＤＲＡＭを提供することである。 本発明の更なる目的は、改良された性能特性を有するマルチポートＤＲＡＭを 提供することである。 また、本発明の目的は、より大きな柔軟性又は融通性を有するマルチポートＤ ＲＡＭアーキテクチャーを提供することである。 これらの目的や、以下に明かとなる他の目的を達成するために、本発明に係る マルチポート・メモリ装置は、データ記憶用の複数のセルを有するメモリ・アレ イを備えており、該アレイが、多数の行と多数の列とによって画成されている。 第１実施例において、アレイのその列の数は、少なくとも第１セット及び第２セ ットが存在する複数のセットによって更に画成されている。データにアクセスす るためのランダムアクセスメモリは、このアレイに接続され、該ランダムアクセ スメモリがそのアレイの各セルと選択的にアクセスできる。本装置は、データに 順次アクセスするための複数の二方向性順次アクセスメモリ（「ＳＡＭ」）・ポ ートを備える。そのＳＡＭポートの数は前記セットの数と同等である。スイッチ ング・ネットワークが、各ＳＡＭポートを各セットに選択的に接続し、各セット を他の各セットに選択的に接続し、そして各ＳＡＭポートを他の各ＳＡＭポート に選択的に接続するために組込まれている。このスイッチング・ネットワークは 複数のトランスファー・ゲート及びスイッチング・ゲートによって実現されてい る。 本発明の一実施例において、マルチポート・メモリ装置は、各ＳＡＭポートを 通じてデータがアクセスされるような命令を選択するための１つのデコーダを備 える。各ＳＡＭポートはアクセスされたデータを記憶するラッチと、データがラ ッチを通じてアクセスされるように命令を提供するシフトレジスタとを備える。 各シフトレジスタは、デコーダと共にその各ラッチに接続されている。 代替実施例において、各ＳＡＭポートは順次アクセスされたデータを記憶する ラッチと、データが該ラッチを通じてアクセスされる命令を選択するためのポイ ンターとの双方を備える。他の実施例において、各ＳＡＭポートは単独でデータ にアクセスするためのシフトレジスタを備える。 更なる他の実施例において、マルチポート・メモリの列セットはバスを介して マルチプル（多重的又は多数の）ＳＡＭに接続され、このバスはスイッチを通じ て各ＳＡＭに接続されている。 以上に述べた本発明の実施例、局面、長所、並びに特徴や他のものは、部分的 には以下の記載に詳述されており、また部分的には以下の本発明に関する図面を 参照しての記載を参照することによって、或いは本発明を実施することによって 、当業者には明かとなるであろう。本発明の各種の局面、長所、並びに特徴は、 請求の範囲に個々に指摘された手段、手続き、並びにそれらの組合わせによって 実現され且つ達成される。 図面の簡単な説明 図１は、デュアルポート・ダイナミック・ランダムアクセスメモリに関連され た従来のアーキテクチャーを示す概略構成図である。 図２は、トリプルポート・ダイナミック・ランダムアクセスメモリに関連され た従来のアーキテクチャーを示す概略構成図である。 図３は、本発明のマルチポート・メモリのブロック図である。 図４は、本発明の他の実施例に係るマルチポート・メモリのブロック図である 。 図５は、本発明の更なる実施例に係るマルチポート・メモリのブロック図であ る。 図６は、本発明の更なる他の実施例に係るマルチポート・メモリのブロック図 である。 図７は、図３に示される実施例の第１の具現化例の部分的なブロック図である 。 図８は、図３に示される実施例の第２の具現化例の部分的なブロック図である 。 図９は、本発明に係るマルチポート・メモリの基板部分の上面図である。 当業者であれば、表示の明瞭性を改良すべく、図の各種部分が拡大されている ことがご理解頂けるであろう。 各機能ブロック図において、２進コード化関係がない信号グループは単一ライ ンとして示されている。機能ブロック間の単一ラインは１つ或いはそれ以上の信 号を表わしている。 発明を実施するための最良の形態 複数のメモリセルから成るアレイ５０が図３に示されている。アレイ５０は、 所定数の行と所定数の列とによって画成されている。図３に示されるアレイは、 ８行と８列とを含むので、６４個のメモリセルを含む。当業者には明らかなよう に、本発明は適切な動作のためにこれらの数の行及び列に限定される必要はない 。 アレイ５０の各行及び各列に接続されているは、ランダムアクセスメモリ（「 ＲＡＭ」）・ポート５２である。ＲＡＭポート５２は、アドレス指定方式、制御 論理、並びにディジタル回路（不図示）によって、アレイ５０の任意のセルにア クセスする。アクセスされたセルは、ＲＡＭポート５２の動作モードに応じて、 読み出し及び書き込みが可能である。ＲＡＭポート５２の読み出し／書き込みイ ンターフェースは、ＲＡＭポートの入力／出力（「Ｉ／Ｏ」）信号５４を含む。 ＲＡＭポート５２、その関連信号、並びにその動作は、米国特許第4,891,794 号 及び米国特許出願第 08/049,275 号（１９９３年４月２０日出願）に記載された 従来タイプである。 アレイ５０に順次アクセスするために、多数の二方向性順次アクセスメモリ（ 「ＳＡＭ」）が採用されている。従来のアーキテクチャーにおいて、各行は１つ 或いはそれ以上のＳＡＭに接続されている。しかしながら、本発明の一実施例で は、アレイ５０の列の数が複数のセットに分割されている。それによって設定さ れたセットの数は採用されるＳＡＭの数と直接関係する。 図３において、アレイ５０内の８つの列は、セットＡ及びセットＢの２つのセ ットに分割されている。セットＡは列０乃至３（Ａ０〜Ａ３）を含み、セットＢ は列４乃至７（Ｂ４〜Ｂ７）を含む。列０乃至７のセットＡ及びセットＢへの分 割に直接対応するのが、ＳＡＭ-Ａ５６とＳＡＭ-Ｂ６０の第１及び第２のＳＡＭ である。本発明の好適実施例においてのこれらＳＡＭ-Ａ５６及びＳＡＭ-Ｂ６０ の各全長は、本発明の好適実施例においてのセットＡ及びセットＢの各列数とそ れぞれ同等である。ＳＡＭ-Ａ５６及びＳＡＭ-Ｂ６０の各全長を考え合わせて、 セットＡ及びセットＢの各列数も互いに同等である。 マルチポート・アーキテクチャーの性能を完全に利用すべく、セットＡの列は ＳＡＭ-Ａ５６に、且つ、セットＢの列はＳＡＭ-Ｂ６０にスイッチング・ネット ワーク５５によってそれぞれ接続されている。更に、セットＡの列はＳＡＭ-Ｂ ６０に、且つ、セットＢの列はＳＡＭ-Ａ５６にスイッチング・ネットワーク５ ５によってそれぞれ接続されている。この配列を用いれば、何れの列セットに対 しても、１つの有効なＳＡＭによってアクセス可能である。 各ＳＡＭは相互のＳＡＭに対して、スイッチング・ネットワーク５５によって 選択的に接続される。こうして、ＳＡＭ-Ａ内のデータはＳＡＭ-Ｂに直接移動（ トランスファー）可能であると共に、その逆もまた同様となる。例えば、使用可 能の場合（イネーブルされた場合）、ライン７０〜７３はＳＡＭ-Ｂにおけるそ れらの各対照物（ライン７４〜７７）に、即ち、ライン７０はライン７４に、ラ イン７１はライン７５に、ライン７２はライン７６に、並びにライン７３はライ ン７７に、それぞれ接続される。 ある行の複数列から成る列セットは互いに異なる列セットにスイッチング・ネ ットワーク５５によって選択的に接続される。こうして、特定行のセットＡ内の データは同一行のセットＢへ直接移動可能であり、その逆もまた同様である。例 えば、使用可能の場合（イネーブルされた場合）、列Ａ０〜Ａ３はそれらの各対 照部である列Ｂ０〜Ｂ３に、即ち、列Ａ０は列Ｂ０に、列Ａ１はＢ１に、列Ａ２ はＢ２に、並びに列Ａ３はＢ３に、それぞれ接続される。 本アーキテクチャーの上述の柔軟性又は融通性は、部分的には、スイッチング ・ネットワーク５５によって提供されている。スイッチング・ネットワーク５５ は、複数のＳＡＭ間、複数のセット間、セットＡ及びＳＡＭ-Ａ間、セットＢ及 びＳＡＭ-Ｂ間、セットＡ及びＳＡＭ-Ｂ間、並びにセットＢ及びＳＡＭ-Ａ間、 それぞれ の間でデータを移動する手段を提供する。これらの機能全てを実行すべく、スイ ッチング・ネットワーク５５はトランスファー（移動）・ゲート及びスイッチン グ・ゲートを含む（不図示）。 ＳＡＭ-Ａ５６及びＳＡＭ-Ｂ６０の双方は読み出し及び書き込みのために、そ れぞれ、順次入力／出力（「Ｉ／Ｏ」）インターフェースを含むので、本アーキ テクチャーはマルチポート・アーキテクチャーを提供している。ＳＡＭポート５ ６及び６０と、関連する読み出し信号、書き込み信号、並びに動作とは、米国特 許第 4,891,794 号、米国特許出願第 08/069,967 号（１９９３年５月２８日出 願）、並びに米国特許出願第 08/153,120 号（１９９３年１１月１５日出願）に 記載されたタイプである。 しかしながら、従来のマルチポートの方法とは異なり、本発明では、各ＳＡＭ の全長が各セットにおける列の数と直接相関しているので、占有スペースが相当 に少なくなっている。従来のマルチポート・アーキテクチャーと比べてのこうし た節約は、８つの順次ポートを含む装置用として、チップの全体サイズを５０パ ーセントまで低減可能である。 図４には、図３に示された基本原則に依存している代替的なマルチポート・ア ーキテクチャーが示されている。多数の行と多数の列とによって画成されたメモ リセル・アレイ８０が示されている。アレイ８０の列の数は、セットＡ、Ｂ、Ｃ 、Ｄ、Ｅ、Ｆ、Ｇ、並びにＨの８セットに分割されている。アレイ８０の各行及 び各列に接続されているのは、各セルにアクセスするためのＲＡＭポート８２で ある。更に、８つの独立した二方向性ＳＡＭ、即ち、ＳＡＭ-Ａ８３、ＳＡＭ-Ｂ ８４、ＳＡＭ-Ｃ８５、ＳＡＭ-Ｄ８６、ＳＡＭ-Ｅ８７、ＳＡＭ-Ｆ８８、ＳＡＭ -Ｇ８９、並びにＳＡＭ-Ｈ９０が、各々、対応する各列セットとスイッチング・ ネットワーク８１によって接続される。図３におけるスイッチング・ネットワー ク５５と同様に、スイッチング・ネットワーク８１は、任意の列セットを作動（ イネーブル）させて任意のＳＡＭに選択的に接続させ、任意のＳＡＭを作動させ て他の任意のＳＡＭに選択的に接続させ、並びに、任意の列セットを作動させて 任意の他の列セットに選択的に接続させる。更に各ＳＡＭ、即ち、ＳＡＭ-Ａ８ ３、ＳＡＭ-Ｂ８４、ＳＡＭ-Ｃ８５、ＳＡＭ-Ｄ８６、ＳＡＭ-Ｅ８７、ＳＡＭ- Ｆ８８、 ＳＡＭ-Ｇ８９、並びにＳＡＭ-Ｈ９０の各々は、それぞれ、読み出し及び書き込 み用の順次入力／出力（「Ｉ／Ｏ」）インターフェース９１〜９８を備える。 図５には、本発明の１つのハードウェアの具現化例が示されている。多数の行 及び多数の列によって画成されるメモリセルのアレイ１００が示されている。ア レイ１００中の列の数は、セットＡとセットＢとに分割されている。各列セット は、スイッチング・ネットワーク１０４によって複数のラッチから成るラッチ系 列１１０或いは１１２に接続される。スイッチング・ネットワーク１０４は、各 列セットを作動（イネーブル）させて各ラッチ系列に選択的に接続させ、各ラッ チ系列を作動させて他のラッチ系列に選択的に接続させ、並びに、任意の列セッ トを作動させて任意の他の列セットに選択的に接続させる。複数の制御信号から 成る制御信号系列１０２はこの選択的な接続を容易にしている。更には、ラッチ 系列１１０及び１１２の各々は、それぞれ、スイッチング・ネットワーク１１８ によってポインタ／デコーダ１０８（ａ）及び１０８（ｂ）に接続されている。 スイッチング・ネットワーク１１８は各列セットのための順次アクセスＩ／Ｏラ イン１１４及び１１６を提供する。ポインタ／デコーダ１０８（ａ）に対する制 御信号系列１０６（ａ）及び１０６（ｂ）と、ポインタ／デコーダ１０８（ｂ） に対する制御信号系列１０６（ｃ）及び１０６（ｄ）とは、ポインタ／デコーダ １０８（ａ）及び１０８（ｂ）の各々を作動（イネーブル）させて、一方の動作 モードでラッチ系列から読み出されるべき何れかのデータを決定し、そして他方 の動作モードでデータの書き込まれるべき場所（ロケーション）を決定する。 図６は本発明の一実施例の好適な具現化例である。多数の行及び多数の列によ って画成されたメモリセルのアレイ１２０が示されている。アレイ１２０内の列 の数は、セットＡとセットＢとに分割される。各列セットは、スイッチング・ネ ットワーク１２４によってラッチ系列１３０或いは１３２に接続される。スイッ チング・ネットワーク１２４は、列セットの各々を作動（イネーブル）させて各 ラッチ系列に選択的に接続させ、各ラッチ系列を作動（イネーブル）させて他の ラッチ系列に選択的に接続させ、並びに、任意の列セットを作動（イネーブル） させて任意の他の列セットに選択的に接続させる。制御信号１２２はこの選択的 な接続を容易にしている。更には、ラッチ系列１３０及び１３２の双方は、スイ ッチング回路１３８によってシフトレジスタ１２８（「バケツリレー」としても 公知）に接続される。シフトレジスタ１２８は開始アクセス場所をロードするデ コーダ１４０にも接続されている。開始場所がロードされると、シフトレジスタ １２８は、スイッチング回路１３８を通じて、書き込まれるべき或いは読み出さ れるべき列セットの内の適切な列を指示する。順次アクセスＩ／Ｏライン１３４ 及び１３６は、スイッチング回路１３８によって、列セットの各々のための読み 出し／書き込みインターフェースとして提供されている。 図６の具現化例は追加回路を必要とするのでより複雑に見えるが、より好まし い例である。この具現化例がより好ましい理由は、図５の具現化例が例えば８つ の列セットに８つのポインタ／デコーダというように、各列セット毎に１つのポ インタポインタ／デコーダを必要とするからである。対照的に、図６の具現化例 は、列セットの数とは無関係に、１つのシフトレジスタとタップ式ロード・デコ ーダを要求するだけである。当業者であれば明らかなように、本発明はシフトレ ジスタだけでも具現化可能である。しかしながら、そうした具現化例を利用した 場合、全体的なシステム性能は、入力／出力されるべきデータを識別するための ポインタが欠如しているために緩慢になる。 図７は、図３に示された前記実施例に係る第１具現化例の部分的なブロック図 である。図３では、それぞれが４つの列から成る列セットの２つが２つのＳＡＭ のポートと協働するように示されていたが、図７では、それぞれが複数の列から 成る列セットの３つの内の各列セットにおける１つの列が、３つのＳＡＭのポー トと協働するように示されている。図７において、各列セットの内の１つの列だ けが図示の明瞭化のために示されており、省略符号がそのデザインの規則的な特 徴の繰返しを示している。図７でのマルチポート・メモリが基板（不図示）上に 形成されて、列デコーダ１６０、検知アンプ・イネーブル・ライン１６２、スイ ッチング・ネットワーク１５５、順次Ｉ／Ｏインターフェース２２４を有する二 方向性順次アクセス・メモリＳＡＭ-Ａ２１８、順次Ｉ／Ｏインターフェース２ ２６を有する二方向性順次アクセス・メモリＳＡＭ-Ｂ２２０、並びに、順次Ｉ ／Ｏインターフェース２２８を有する二方向性順次アクセス・メモリＳＡＭ-Ｃ ２２２を含む。 図７に示されるマルチポート・メモリは、本発明の１つの局面に従った基板上 に配列されている。図７に示されるマルチポート・メモリの行−列アレイのセル は、基板上における３つの領域１９１，１９２，１９３内に形成されている。第 １実施例において、行デコーダ１８２はセットＡ，Ｂ，Ｃにおける各列内のセル を同時に識別するように動作する。第２実施例において、行デコーダ１８２はセ ットＡ用の第１の行サブデコーダ、セットＢ用の第２のサブデコーダ、並びに、 セットＣ用の第３のサブデコーダに期間を提供する。行サブデコーダ（不図示） の使用は、相互接続ラインの長さを低減し、相互接続ラインに関連するキャパシ タンスを低減し、並びに、メモリ・アクセスの速度を増大するものとして、当業 界では周知である。こうした行サブデコーダは、領域１９１乃至１９３の各々内 におけるアレイに隣接してか或いは該アレイ内の中央に配置される。図７に示さ れるように、スイッチ・ネットワーク１５５の全てのスイッチは、アレイにおけ るセルが形成されている領域１９１，１９２，１９３の外側に配置されている。 同じように、ＳＡＭ２１８乃至２２２はこれら領域１９１，１９２，１９３の外 側に形成されている。本発明の配列の他の特徴は例示的実施例によって最もよく 理解される。 第１の例示的実施例において、領域１９１乃至１９３は２つの側辺と２つの末 端辺とを有する略矩形である。この実施例において、領域１９１乃至１９３は、 １つの連続領域１９０内に並んで配置されており、列デコーダ１６０は領域１９ ０の左端側に形成されおり、スイッチング・ネットワーク１５５はその反対の右 端側に配置されている。ＳＡＭ-Ａ２１８はスイッチング・ネットワーク１５５ の右に配置されており、ＳＡＭ-Ｂ２２０はＳＡＭ-Ａ２１８の右に配置されてお り、並びに、ＳＡＭ-Ｃ２２２はＳＡＭ-Ｂの右に配置されている。領域１９１乃 至１９３は１つの変形例において連続的であるので、隣接する領域において物理 的或いは電気的な分離が何等ない。第２変形例では、行サブデコーダが隣接する 領域相互を物理的或いは電気的の何れかで区別する。この第１の例示的な実施例 において、領域１９０はマルチポート・メモリの全てのセルを含む。 第２の例示的な実施例において、図７に示される回路は多数回繰返され（又は 多数回複写され）、相互接続されて、領域１９０にそれぞれが対応する複数のサ ブアレイを有する大きなマルチポート・メモリを形成する。サブアレイのそうし た使用は、サブデコーダに関して上述したものと同様の利益を得るべく、当業界 において周知である。この第２の例示的な実施例における１つの変形例では、１ つの列デコーダが、セットＡ用の第１の列サブデコーダ、セットＢ用の第２の列 サブデコーダ、セットＣ用の第３の列サブデコーダのそれぞれに期間を提供する 。列サブデコーダの使用は、相互接続ラインの長さを低減し、相互接続ラインに 関連するキャパシタンスを低減し、並びに、メモリ・アクセスの速度を増大する ものとして、当業界では周知である。 図示された実施例及び上述した例示的な実施例の動作において、列デコーダ１ ６０はライン１６２上に信号を提供して、各セットのメンバー列を選択するが、 この選択は、選択される列の各々に関連する検知アンプを作動（イネーブル）さ せることによって行われる。１つの列が、共通の検知アンプを共有する複数のメ モリセルの１グループとして画成される。こうして、列１６４は複数の行の各々 の１つのセルを含み、列１６４の各セルは検知アンプ１６５に接続される。同様 にして、列１６６及び１６８のそれぞれのセルは検知アンプ１６７及び１６９に 対応して接続される。スイッチング・ネットワーク１５５は、図３においてスイ ッチング・ネットワーク５５として説明された種類のものである。ＳＡＭ２１８ 乃至２２２と、Ｉ／Ｏインターフェース２２４乃至２２８とは、図３において同 様に名付けられて説明された種類のものである。 図８は図３に示された実施例の第２の具現化例の部分的なブロック図である。 図８のマルチポート・メモリは、列デコーダ２０１、連続的な領域２３６内で並 んで配置された略矩形の領域２４０乃至２４４、領域２４０乃至２４４の各々内 におけるサブアレイ、各サブアレイ用の行サブデコーダ１８３乃至１８５、スイ ッチング・ネットワーク１５６、ＳＡＭ２１８乃至２２２、並びに、順次Ｉ／Ｏ インターフェース２２４乃至２２８を含む。図８に示される回路の構造及び動作 は、上述した図７における同様符号付けされた要素と同等である。 列デコーダ２０１はライン２０４上に信号を提供して、各セットのメンバー列 を選択するが、この選択は、選択される列の各々に関連した検知アンプを作動（ イネーブル）させることによって行われる。こうして列２０６は、行サブデコー ダ １８３によって識別される複数の行の各々におけるセルを含み、そして、列２０ ６の各セルは検知アンプ２１０に接続される。同様にして、列２０７及び２０８ 内の各セルは、それぞれ、行サブデコーダ１８４及び１８５に対応して接続され 、そして検知アンプ２１２及び２１４に対応して接続される。 図７と同様な特徴に加えて、図８に図示されるマルチポート・メモリは広域（ 又は一括的）スイッチ・バス２３１を含む。この電気的及び機能的な広域スイッ チ・バス２３１は、図７に示されたスイッチ・バス１７５と同等である。しかし ながら、図７におけるスイッチング・ネットワーク１５５の各種機能は、連続的 な領域２３６の外側に配置されて広域列バス２３１及びスイッチＳ１１，Ｓ２１ 、Ｓ３１と協働するスイッチング・ネットワーク１５６によって実行されている 。 図７に示された実施例とは対照的に、図８の実施例は図７の実施例用に要求さ れる基板よりも小さい基板上に機能的には同様なアーキテクチャーを提供してい る。図７を参照して上述した第２の例示的な実施例において、多数の連続的な領 域はスイッチング・ネットワーク１５５及びＳＡＭ２１８乃至２２２の各配置に よって分離されていた。一方、図８に従った第１の実施例では、多数のサブアレ イ２４０乃至２４４が、（縦に並んだり、横に並んだり、或いはその双方であっ たりして）相互に隣接して配列されるようにアレイ領域２３４内に配置されてい る。この第１実施例におけるスイッチング・ネットワーク１５６と、ＳＡＭ２１ ８乃至２２２とはアレイ領域２３４の外側に配置されている。 図８に従った第２の実施例において、多数の連続的な領域２３６はアレイ領域 ２３４内に配置されている。こうした実施例の１つの変形例において、マルチポ ート・メモリの全てのメモリセルが領域２３４内に配置されることによって、Ｓ ＡＭ２１８乃至２２２が全てのメモリセルから離間されて配置される。他の変形 例としては、夥しい数のセルを有するマルチポート・メモリが複数の略矩形スト リップ（不図示）内に配列されるものであり、各ストリップは、列デコーダ、領 域２３４内に配列された複数の列セット、並びに、スイッチング・ネットワーク １５６やＳＡＭ２１８乃至２２２を含む周辺回路の接続用に隣接サブアレイの上 方を（その下方を、それを貫通して、或いはそこを回って）通る複数の広域列バ スを含む。 図９は、本発明に係るマルチポート・メモリの基板における一部の上面図であ る。基板３１０は、機能ブロックに対応している複数の回路領域によって特徴付 けられた略矩形領域を含む。図示される回路領域の配列は、例えばサブアレイ３ ３２，３３６，３３８，３４２，３４４，３４８，３５０，３５４から成る高密 度のメモリセルを提供している。各サブアレイは、メモリセルの行及び列の配列 を含む。図示の如くに、列は垂直方向であり、行は水平方向である。それ故に、 列デコーダ３２６はこうした複数のサブアレイ内のセルを貫通して（セルの上方 を通って、或いはセルの下方を通って）延在する列ラインによって、各垂直方向 列内の検知アンプを作動（イネーブル）させることができる。 例えば、３３４，３４０，３４６，３５２の検知アンプは列ラインに接続され 、複数のサブアレイの脇やそれらサブアレイの間に配置されて、短い導電体路を 維持し、キャパシタンスを低減し、信頼性ある応答時間を改善している。こうし て、例えば、サブアレイ３３２及び３３６におけるセル内のデータは主に検知ア ンプ３３４によって検知される。 行サブデコーダ３２８及び３３０はこれらサブアレイの脇に配列されている。 行ラインは、行サブデコーダから複数のサブアレイのセルを貫通して（セルの上 方を通って、或いはセルの下方を通って）延在する。各アレイにおける各セルは 行ラインに接続されることによって、活性状態の行ラインと活性状態の列ライン との交差点におけるセル内のデータが読み出し、書き込み、或いは移動（トラン スファー）の各動作のためにアクセスされる。 先の図面を参照して説明した回路はトランスファーゲート領域３５６内に配置 される。例えば、図３乃至図８に示された実施例において、スイッチング・ネッ トワーク５５，８１，１０４，１２４，１５５，１５６のそれぞれは領域３５６ 内に配置される。 基板３１０は３つのＳＡＭ領域３５８，３６０，３６２を伴って図示されてい る。これらＳＡＭ領域を全てのサブアレイから分離して配列することによって、 上述したような本発明の数々の長所は実現される。好適実施例において、図８に 示されるようなバス２３１は、サブアレイ３５４，３５０，３４８，３４４，３ ４２，３３８，３３６，３３２内のセルの上方を垂直方向に延在して、検知アン プ３５２，３４６，３４０，３３４に接続する。 数多くの代替的な基板実施例が本発明の範囲内で存在する。例えば１つの代替 実施例としては、サブアレイ３３６，３４２，３４８，３５４が削減される。ま た他の代替実施例では、より多いか或いはより少ないＳＡＭ回路領域が、ＳＡＭ 回路３５８，３６０，３６２によって全体的に占有される面積内に配置される。 一実施例としては、領域３６２がたった２つのＳＡＭ回路領域を有するメモリの ために削減される。他の実施例としては、５つの迫加領域が領域３６２を越えて 配置され、合計８つのＳＡＭ回路領域を形成する。 以上、本発明は例示的実施例を参照して記載されたが、この記載が限定的な意 味で解釈されるべきことを意図していない。当業者であれば明らかなように、本 発明に係るアーキテクチャーの各種代替構成は本発明を促進すべく案出可能であ る。それ故に、理解して頂きたいことは、本発明はその好適実施例をもって説明 されたが、そうした例示的実施例の種々の変更は、本発明の追加的実施例と共に 、添付の請求の範囲に挙げられたような本発明の精神から逸脱することなく、こ こでの記載を参照することによって当業者には明らかとなることである。従って 、添付の請求の範囲は、本発明の真の範囲内に含まれるあらゆるそうした変更例 或いは実施例をカバーすることが意図されている。 上記記載は本発明の好適実施例を議論しており、それらは本発明の範囲から逸 脱することなく修正或いは変更することが可能である。 請求の範囲で使用される言葉や言回しは、解釈が広範に及ぶべく意図されてい る。「システム」は、電気的な装置を一般に云うが、実装状態の集積回路、非実 装状態の集積回路、複数の実装状態集積回路或いは複数の非実装状態集積回路の 組合わせ、または何れか双方の組合わせ、マイクロプロセッサ、マイクロコント ローラ、メモリ、レジスタ、フリップ-フロップ、電荷結合素子（ＣＣＤ）、そ れらの組合わせ、並びに等価物等を限定的な意味合いではなく包含する。 「信号」は、機械的及び／或いは電磁気的エネルギー搬送情報を云う。複数の 要素が接続されると、その接続の特性に関連して実現可能な任意の方法で信号が 搬送される。例えば、もしも幾つかの電気的導体が２つの要素を接続すれば、そ の関連信号としては、所与の時点或いは所与の期間に１つ導体上、複数の導体上 、 或いは全ての導体上のエネルギーを含む。信号の物理的な特性が量的な尺度であ り、その特性は情報を制御或いは通信する設計によって用いられる場合、その信 号は「値」を有することによって特徴付けられたと云われる。振幅は瞬時性或い は平均であり得る。バイナリー（ディジタル）信号の場合、２つの特性値が、「 ハイ」及び「ロー」の論理レベルとして呼称される。

【手続補正書】 【提出日】１９９７年４月１４日 【補正内容】 (1)明細書について、別紙の通り第４頁の差替え頁第４頁及び第４−１頁を提出 する。 (2)請求の範囲について、別紙の通り第１７〜２１頁の差替え頁第１７〜１９頁 を提出する。 る。しかしながら、かなりのローカル回路を利用するメモリ装置は追加されたよ り大きなサブアレイ用のチップ面積欠如の難点があり、バッテリー電力供給され る携帯装置を含む重要な用途として相当な電力を消費し、回路要素間の長い相互 接続ラインに関連した各種短所の難点がある。 米国特許第 5,319,603 号(Ｗatanabe et al.)では、メモリ・アレイの異なる 部分のセルを単一の順次アクセス・ポートの同一部分へ移動できる構成を開示し ている。しかしながら、この「スプリット・トランスファー」／「クロス・トラ ンスファー」能力は、単一ポートから出力されるビットの順序を変更すべく機能 するだけであり、上述の問題を何等軽減するものではない 。 上述した問題や、その応用技術の当業者に結果的に明かとなる関連問題を考慮 して、改良されたマルチポート・メモリ装置用のメモリ装置の必要性が依然とし てある。 発明の開示 本発明の主目的は、先行技術における上述した欠陥を削除することである。 本発明の他の目的は、半導体ウェハー上での占有スペースがより少ないマルチ ポートＤＲＡＭを提供することである。 本発明の更なる目的は、改良された性能特性を有するマルチポートＤＲＡＭを 提供することである。 また、本発明の目的は、より大きな柔軟性又は融通性を有するマルチポートＤ ＲＡＭアーキテクチャーを提供することである。 これらの目的や、以下に明かとなる他の目的を達成するために、本発明に係る マルチポート・メモリ装置は、データ記憶用の複数のセルを有するメモリ・アレ イを備えており、該アレイが、多数の行と多数の列とによって画成されている。 第１実施例において、アレイのその列の数は、少なくとも第１セット及び第２セ ットが存在する複数のセットによって更に画成されている。データにアクセスす るためのランダムアクセスメモリは、このアレイに接続され、該ランダムアクセ スメモリがそのアレイの各セルと選択的にアクセスできる。本装置は、データに 順次アクセスするための複数の二方向性順次アクセスメモリ（「ＳＡＭ」）・ポ ートを備える。そのＳＡＭポートの数は前記セットの数と同等である。スイッチ ング・ネットワークが、各ＳＡＭポートを各セットに選択的に接続し、各セット を他の各セットに選択的に接続し、そして各ＳＡＭポートを他の各ＳＡＭポート に選択的に接続するために組込まれている。このスイッチング・ネットワークは 複数のトランスファー・ゲート及びスイッチング・ゲートによって実現されてい る。 請求の範囲 １． 複数の行及び列を有する形態での複数のメモリセルから成るアレイ（５ ０，８０，１００，１２０）と、各々がそれ自体の独立したアクセス可能なイン ターフェース（５８，６２，９１〜９８，２２４，２２６，２２８）を有する、 相互に独立した順次ポート（５８，６２，８３〜９０，２１８，２２０，２２２ ）と、を備えるデータを記憶するための集積回路であって、 前記アレイの複数の列が、複数の異なる列セット（Ａ〜Ｂ，Ａ〜Ｈ）に分割さ れており、スイッチング・ネットワーク（５５，８１，１０４，１２４）が、任 意の前記順次アクセス・ポートを任意の前記列セットに、任意の前記順次アクセ ス・ポートを任意の他の前記順次アクセス・ポートに、任意の前記列セットを任 意の他の前記列セットに、それぞれ選択的に接続することを特徴とする集積回路 。 ２． 前記順次ポートとは独立してランダムにアドレス指定可能な、外部か らアクセスできる平行ポート（５２，８２）を更に備える、請求項１に記載の集 積回路 。 ３． 前記列セットの各々が同一数の列を含む、請求項１に記載の集積回路 。 ４． 前記メモリ・アレイの複数の列が前記集積回路の特定領域（１９０２ ３４）内に配置され、前記順次ポートが前記領域の外側に配置されている、請求 項１に記載の集積回路 。 ５． 前記スイッチング・ネットワークが前記列セットと前記順次ポートと に接続されたバス（１７５，２３１）を含む、請求項１に記載の集積回路 。 ６． 前記スイッチング・ネットワークが、前記第１領域内に配置されて前 記列セットをバスに選択的に接続する第１の複数のスイッチ（Ｓ１１，Ｓ２１， Ｓ３１）と、前記第１領域の外側に配置されて前記バスを前記順次アクセス・ポ ートに選択的に接続する第２の複数のスイッチ（Ｓ１０１，Ｓ１０２，Ｓ１０３ ）とを有する、請求項４に記載の集積回路 。 ７． 前記第１領域が複数の副領域（２４０，２４２，２４４）を含み、該 副領域の各々が前記列セットの異なる１つを含む、請求項４に記載の集積回路 。 ８． 前記副領域が略矩形であり且つ連続的である、請求項７に記載の集積 回路 。 ９． 前記副領域の各々がそれ自体の分離した行サブデコーダ（１８３，１ ８４，１８５）を有する、請求項７に記載の集積回路 。 １０． 前記スイッチング・ネットワークが、前記副領域のそれぞれに配置さ れて前記列セットを前記バスに選択的に接続する第１の複数のスイッチ（Ｓ１１ ，Ｓ２１，Ｓ３１）と、前記バスを前記順次アクセス・ポートに選択的に接続す る第２の複数のスイッチ（Ｓ１０１，Ｓ１０２，Ｓ１０３）とを含む、請求項７ に記載の集積回路 。 １１． 列-デコーダ・バス（１６２，２０４）によって前記アレイの行の各 々に接続されて、前記列セットの何れかを選択する列デコーダ（１６０，２０１ ）を更に備える、請求項１に記載の集積回路 。 １２． 複数のメモリセルから成る前記アレイが、各々が前記列セットの異な る何れかを含む複数の副領域（１９１，１９２，１９３，２４０，２４２，２４ ４）を有する特定領域(１９０，２３４)内に配置されており、前記列-デコーダ ・バスが前記副領域の全ての内部に配置されている、請求項１１に記載の集積回 路 。 １３． 前記順次ポートの各々が二方向性であり、前記メモリセルの前記アレ イからの読み出しと当該メモリセル・アレイへの書き込みの両方を行うことがで きる、請求項１に記載の集積回路 。 １４． 前記順次ポートの各々が、それ自体の列セット用の複数のラッチから 成るラッチ系列（１１０，１１２）と、前記ラッチ系列の各ラッチをその順次ポ ート用の外部順次接続（１１４，１１６）に選択的に接続するポインタ-デコー ダ（１０８ａ，１０８ｂ）とを含む、請求項１の集積回路 。 １５． 前記順次ポートが、順次Ｉ／Ｏインターフェース（２２４，２２６， ２２８）を有する二方向性順次アクセス・メモリ（２１８，２２０，２２２）を 含む、請求項１に記載の集積回路 。 １６． 前記順次ポートの各々が、シフトレジスタ（１２８）と、開始アクセ ス場所を前記シフトレジスタにロードするデコーダ（１４０）とを含む、請求項 １に記載の集積回路 。

Claims (1)

1. 【特許請求の範囲】 １． 基板上に形成されてデータを記憶する集積回路であって、 （ａ）各々が１つの識別される順次アクセス・メモリセルを含む、第１、第２ 、並びに第３の順次アクセスメモリ回路と、 （ｂ）バスと、 （ｃ）各列が検知アンプを含み、各セットが識別される検知アンプを有して、 各々が複数のメモリ・アレイの列から成る第１、第２、並びに第３の列セットと 、 （ｄ）スイッチング回路であり、 （１）前記第１乃至第３の識別される順次アクセス・メモリセルのゼロ から全てまでの任意の組合わせを前記バスに選択的に接続し、 （２）前記第１乃至第３の識別される検知アンプのゼロから全てまでの 任意の組合わせを前記バスに選択的に接続するためのスイッチング回路と、を備 える集積回路。 ２． 前記第１、第２、並びに第３のメモリ・アレイ列セットが第１領域内 に配置されており、前記第１、第２、並びに第３の順次アクセス・メモリ回路が 前記第１領域の外側に配置されている、請求項１に記載の集積回路。 ３． 前記スイッチング回路が、 （ａ）前記第１領域内に配置されて、前記第１の識別される検知アンプを前記 バスに接続する第１スイッチと、 （ｂ）前記第１領域の外側に配置されて、前記バスを前記第１の識別される順 次アクセス・メモリセルに接続する第２スイッチと、を備える、請求項２に記載 の集積回路。 ４． 前記第領域が、第１、第２、並びに第３の副領域を含み、前記第１セ ット及び前記第１スイッチが前記第１副領域内に配置され、前記第２セットが前 記第２副領域内に配置され、前記第３セットが前記第３副領域内に配置されてい る、請求項３に記載の集積回路。 ５． 前記バスが、前記第１副領域内に配置された第１部分と、前記第２副 領域内に配置された第２部分と、前記第３副領域内に配置された第３部分とを備 える、請求項４に記載の集積回路。 ６． （ａ）各列が複数のメモリセルを備え、 （ｂ）複数のメモリセルから成る各々が、前記副領域の各々内に配置された行 デコーダに接続され、該行デコーダが各列用に前記複数のメモリセルから選択さ れるメモリセルを前記検知アンプに接続する、請求項４に記載の集積回路。 ７． 列デコーダ・バスによって識別される検知アンプの各々に接続される 列デコーダを更に備え、当該列デコーダが前記第１、第２、並びに第３の識別さ れる検知アンプを選択する、請求項１に記載の集積回路。 ８． （ａ）各々が複数のメモリ・アレイ列から成る前記第１、第２、並び に第３の列セットが第１領域内に配置され、前記第１領域が第１、第２、並びに 第３の副領域を備え、前記第１列セットが前記第１副領域内に配置され、前記第 ２列セットが前記第２副領域内に配置され、前記第３列セットが前記第３副領域 内に配置されており、 （ｂ）前記第１、第２、並びに第３の順次アクセス・メモリ回路が前記第１領 域の外側に配置されており、 （ｃ）前記列デコーダが列デコーダ・バスによって前記第１、第２、並びに第 ３の識別される検知アンプに接続され、 （ｄ）前記列デコーダ・バスが、前記第１、第２、並びに第３の副領域内にそ れぞれ対応して配置されている第１、第２、並びに第３の部分を備える、請求項 ７に記載の集積回路。 ９． マルチポート・メモリであって、 （ａ）ダイナミック・ランダムアクセスメモリ・アレイであり、当該アレイが それぞれが複数の列から成る第１、第２、並びに第３の列セットを備え、各列が 検知アンプを含み、前記第１列セットが所定数の列を含み、前記第２及び第３列 セットが所定数の列を含むことから成るダイナミック・ランダムアクセスメモリ ・アレイと、 （ｂ）前記アレイに接続されるランダムアクセス回路であり、各列セットから 検知アンプを同時に作動（イネーブル）させる列デコーダを含むランダムアクセ ス回路と、 （ｃ）前記アレイに接続される第１、第２、並びに第３の順次アクセス回路で あり、第１、第２、並びに第３の複数の順次アクセス・メモリセルと、各々が複 数から成る順次アクセス・メモリセルの順次アクセスをイネーブルする第１、第 ２、並びに第３のポインタ・デコーダと、をそれぞれが含む第１、第２、並びに 第３の順次アクセス回路と、 （ｄ）前記所定数と等しい数のバスと、前記イネーブルされた検知アンプを前 記複数のバスの内の選択されたバスに接続する複数の第１トランスファーゲート と、前記選択されたバスを前記イネーブルされた順次アクセス・メモリセルに接 続する複数の第２トランスファーゲートとを含むスイッチング回路と、を備える マルチポート・メモリ。 １０． 前記第１、第２、並びに第３の列セットが第１領域内に配置され、前 記第１、第２、第３の順次アクセス・メモリ回路が第２領域内に配置されている 、請求項９に記載のマルチポート・メモリ。 １１． 前記スイッチング回路が、 （ａ）前記第１列セットの前記イネーブルされた検知アンプを前記複数のバス の内の前記選択されたバスに接続するための、前記第１領域内に配置された前記 複数の第１トランスファーゲートの内の第１トランスファーゲートと、 （ｂ）前記選択されたバスを前記第１の順次アクセス・メモリ回路の内の前記 イネーブルされた順次アクセス・メモリセルに接続するための、前記第１領域の 外側に配置された前記複数の第２トランスファーゲートの内の第２トランスファ ーゲートと、を含む、請求項１０に記載のマルチポート・メモリ。 １２． 前記第１領域が、第１、第２、並びに第３の副領域を含み、前記第１ 列セットが前記第１副領域内に配置され、前記第２列セットが前記第２副領域内 に配置され、前記第３列セットが前記第３副領域内に配置されている、請求項１ １に記載のマルチポート・メモリ。 １３． 前記選択されたバスが、前記第１副領域内に配置された第１部分と、 前記第２副領域内に配置された第２部分と、前記第３副領域内に配置された第３ 部分とを含む、請求項１２に記載のマルチポート・メモリ。 １４． （ａ）各列が複数のメモリセルを更に含み、 （ｂ）前記複数のメモリセルの各々が各副領域内に配置された行デコーダに接 続され、該行デコーダが各列用に前記複数のメモリセルから選択されるメモリセ ルを前記検知アンプに接続する、請求項１２に記載のマルチポート・メモリ。 １５． 前記列デコーダが列デコーダ・バスによって各検知アンプに接続され 、前記列デコーダが前記第１、第２、並びに第３のイネーブルされた検知アンプ によっての検知を作動（イネーブル）させる、請求項９に記載のマルチポート・ メモリ。 １６． （ａ）前記第１、第２、並びに第３の列セットが第１領域内に配置さ れ、前記第１領域が第１、第２、並びに第３の副領域を含み、前記第１列セット が前記第１副領域内に配置され、前記第２列セットが前記第２副領域内に配置さ れ、前記第３列セットが前記第３副領域内に配置されており、 （ｂ）前記第１、第２、並びに第３の順次アクセス・メモリ回路が前記第１領 域の外側に配置されており、 （ｃ）前記列デコーダが列デコーダ・バスによって前記第１、第２、並びに第 ３のイネーブルされた検知アンプに接続され、 （ｄ）前記列デコーダ・バスが前記第１、第２、並びに第３の副領域内にそれ ぞれ配置された第１、第２、並びに第３の部分を含む、請求項９に記載の集積回 路。