JPH09198867A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 相補ビット線のプリチャージ所要時間を短縮
し、シェアドセンス方式を採るダイナミック型ＲＡＭ等
の特に異なるワード線を指定しつつ行われる連続読み出
しモード時のサイクルタイムを高速化する。 【解決手段】 シェアドセンス方式を採るダイナミック
型ＲＡＭ等において、メモリアレイＡＲＹＬ及びＡＲＹ
Ｒの相補ビット線Ｂ０＊〜Ｂｎ＊の非反転及び反転信号
線をプリチャージする第１のプリチャージＭＯＳＦＥＴ
Ｎ１〜Ｎ３ならびにＮＦ〜ＮＨと、センスアンプＳＡの
各単位増幅回路の相補入出力ノードＢＳ０＊〜ＢＳｎ＊
をプリチャージする第２のプリチャージＭＯＳＦＥＴＮ
６〜Ｎ８とを別途に設けるとともに、センスアンプＳＡ
の各単位増幅回路による読み出し信号の増幅動作が終了
した後の所定のタイミングで、選択メモリアレイＡＲＹ
Ｌ又はＡＲＹＲの相補ビット線Ｂ０＊〜Ｂｎ＊とセンス
アンプの各単位増幅回路との間にあるシェアドＭＯＳＦ
ＥＴＮ４及びＮ５あるいはＮＤ及びＮＥをオフ状態と
し、上記第１のプリチャージＭＯＳＦＥＴをオン状態と
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体記憶装置に
関し、例えば、シェアドセンス方式を採るダイナミック
型ＲＡＭ（ランダムアクセスメモリ）ならびにその読み
出しモードにおけるサイクルタイムの高速化に利用して
特に有効な技術に関する。

【０００２】

【従来の技術】直交して配置されるワード線及び相補ビ
ット線ならびにこれらのワード線及び相補ビット線の交
点に格子状に配置されるダイナミック型メモリセルをそ
れぞれ含む一対のメモリアレイと、これらのメモリアレ
イの中間に配置されるセンスアンプとを具備するいわゆ
るシェアドセンス方式のダイナミック型ＲＡＭがある。
センスアンプは、両メモリアレイの各相補ビット線に対
応して設けられる単位増幅回路を含む。ダイナミック型
ＲＡＭは、さらに、センスアンプの各単位増幅回路と各
メモリアレイの対応する相補ビット線との間にそれぞれ
設けられ対応するメモリアレイが活性状態とされるとき
所定のタイミングでそれぞれ選択的にオン状態とされる
いわゆるシェアドＭＯＳＦＥＴ（金属酸化物半導体型電
界効果トランジスタ。この明細書では、ＭＯＳＦＥＴを
して絶縁ゲート型電界効果トランジスタの総称とする）
と、センスアンプの各単位増幅回路の非反転及び反転入
出力ノード間にそれぞれ設けられ所定のプリチャージ制
御信号に従って選択的にオン状態となって対応する単位
増幅回路の非反転及び反転入出力ノードつまりは活性状
態とされるメモリアレイの各相補ビット線の非反転及び
反転信号線を例えば電源電圧の二分の一のレベルにプリ
チャージするためのプリチャージＭＯＳＦＥＴと、相補
共通データ線つまりはメインアンプの非反転入出力ノー
ドと活性状態とされるメモリアレイの指定された相補ビ
ット線の非反転及び反転信号線つまりはセンスアンプの
指定された単位増幅回路の非反転及び反転入出力ノード
との間を選択的に接続状態とするためのスイッチＭＯＳ
ＦＥＴとを含む。

【０００３】

【発明が解決しようとする課題】シェアドセンス方式を
採るダイナミック型ＲＡＭにおいて、センスアンプの各
単位増幅回路の非反転及び反転入出力ノードと、メモリ
アレイの各相補ビット線の非反転及び反転信号線のプリ
チャージは、上記のように、共通のプリチャージＭＯＳ
ＦＥＴを介して行われる。一方、メモリアレイの各相補
ビット線に結合される寄生容量の大きさは、センスアン
プの各単位増幅回路の非反転及び反転入出力ノードに結
合される寄生容量に比較して例えば４倍程度大きく、こ
の寄生容量の値に応じて相補ビット線ひいてはダイナミ
ック型ＲＡＭとしてのプリチャージ時間が決定される。
近年、ダイナミック型ＲＡＭの微細化，高集積化ならび
に大規模化が進むにしたがって、相補ビット線の寄生容
量は増大する傾向にある。このことは、相補ビット線の
プリチャージ所要時間を長くする原因となり、結果的に
ダイナミック型ＲＡＭの特に異なるワード線を指定しつ
つ行われる連続読み出しモード時のサイクルタイムを制
約する原因となっている。

【０００４】この発明の目的は、相補ビット線のプリチ
ャージ所要時間を短縮し、シェアドセンス方式を採るダ
イナミック型ＲＡＭ等の特に異なるワード線を指定しつ
つ行われる連続読み出しモード時のサイクルタイムを高
速化することにある。

【０００５】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、シェアドセンス方式を採るダ
イナミック型ＲＡＭ等において、メモリアレイの各相補
ビット線の非反転及び反転信号線をプリチャージする第
１のプリチャージＭＯＳＦＥＴと、センスアンプの各単
位増幅回路の非反転及び反転入出力ノードをプリチャー
ジする第２のプリチャージＭＯＳＦＥＴとを別途に設け
るとともに、センスアンプの各単位増幅回路による読み
出し信号の増幅動作が終了した後の所定のタイミング
で、選択メモリアレイの各相補ビット線とセンスアンプ
の各単位増幅回路との間にあるシェアドＭＯＳＦＥＴを
オフ状態とし、第１のプリチャージＭＯＳＦＥＴをオン
状態とする。

【０００７】上記した手段によれば、センスアンプの各
単位増幅回路による読み出し信号の増幅動作が終了した
時点で、比較的大きな寄生容量が結合される相補ビット
線のプリチャージ動作を開始し、その実質的な所要時間
を短縮することができる。この結果、順次異なるワード
線が指定される場合でも、ダイナミック型ＲＡＭ等のプ
リチャージ所要時間を短縮し、その特に異なるワード線
を指定しつつ行われる連続読み出しモード時のサイクル
タイムを高速化することができる。

【０００８】

【発明の実施の形態】図１には、この発明が適用された
ダイナミック型ＲＡＭ（半導体記憶装置）の一実施例の
ブロック図が示されている。また、図２には、図１のダ
イナミック型ＲＡＭに含まれるメモリアレイ及びその周
辺部の一実施例の部分的な回路図が示されている。さら
に、図３及び図４には、図１のダイナミック型ＲＡＭの
読み出しモード及び書き込みモードにおける一実施例の
信号波形図がそれぞれ示され、図５には、この発明に先
立って本願発明者が開発したダイナミック型ＲＡＭの読
み出しモードにおける信号波形図の一例が示されてい
る。これらの図をもとに、この実施例のダイナミック型
ＲＡＭの構成及び動作ならびにその特徴について説明す
る。なお、図１の各ブロックを構成する回路素子は、公
知のＭＯＳＦＥＴ集積回路の製造技術により、単結晶シ
リコンのような１個の半導体基板面上に形成される。ま
た、この実施例のダイナミック型ＲＡＭは、特に制限さ
れないが、いわゆるマルチバンクメモリとして所定のコ
ンピュータシステムに含まれ、その主記録装置を構成す
る。さらに、図２において、そのチャンネル（バックゲ
ート）部に矢印が付されるＭＯＳＦＥＴはＰチャンネル
型であって、矢印の付されないＮチャンネルＭＯＳＦＥ
Ｔと区別して示される。

【０００９】図１において、この実施例のダイナミック
型ＲＡＭは、特に制限されないが、シェアドセンス方式
を採り、センスアンプＳＡを挟んで対称配置される一対
のメモリアレイＡＲＹＬ及びＡＲＹＲと、これらのメモ
リアレイに対応して設けられる一対のＸアドレスデコー
ダＸＤＬ及びＸＤＲとを具備する。ダイナミック型ＲＡ
Ｍは、上記のように、一対のバンクを有するマルチバン
クメモリとして所定のコンピュータシステムに含まれ、
その主記録装置を構成するが、メモリアレイＡＲＹＬ及
びＡＲＹＲは、一対のバンクのそれぞれに対応する。

【００１０】ダイナミック型ＲＡＭを構成するメモリア
レイＡＲＹＬ及びＡＲＹＲのそれぞれは、図２に例示さ
れるように、図の垂直方向に平行して配置されるｍ＋１
本のワード線Ｗ０〜Ｗｍと、図の水平方向に平行して配
置されるｎ＋１組の相補ビット線Ｂ０＊〜Ｂｎ＊（ここ
で、例えば非反転ビット線Ｂ０Ｔ及び反転ビット線Ｂ０
Ｂを、合わせて相補ビット線Ｂ０＊のように＊を付して
表す。また、それが有効とされるとき選択的にハイレベ
ルとされるいわゆる非反転信号等についてはその名称の
末尾にＴを付して表し、それが有効とされるとき選択的
にロウレベルとされるいわゆる反転信号等についてはそ
の名称の末尾にＢを付して表す。以下同様）とを含む。
これらのワード線及び相補ビット線の交点には、情報蓄
積キャパシタ及びアドレス選択ＭＯＳＦＥＴからなる
（ｍ＋１）×（ｎ＋１）個のダイナミック型メモリセル
が格子状に配置される。このうち、各メモリアレイの同
一列に配置されるｍ＋１個のメモリセルのアドレス選択
ＭＯＳＦＥＴのドレインは、対応する相補ビット線Ｂ０
＊〜Ｂｎ＊の非反転又は反転信号線に所定の規則性をも
って交互に共通結合され、同一行に配置されるｎ＋１個
のメモリセルのアドレス選択ＭＯＳＦＥＴのゲートは、
対応するワード線Ｗ０〜Ｗｍにそれぞれ共通結合され
る。メモリアレイＡＲＹＬ及びＡＲＹＲを構成するすべ
てのメモリセルの情報蓄積キャパシタの他方の電極に
は、回路の電源電圧及び接地電位間の中間電位とされる
所定の内部電圧ＨＶＣが共通に供給される。

【００１１】メモリアレイＡＲＹＬ及びＡＲＹＲを構成
するワード線Ｗ０〜Ｗｍは、その下方において対応する
ＸアドレスデコーダＸＤＬ及びＸＤＲに結合され、それ
ぞれ択一的に選択状態とされる。ＸアドレスデコーダＸ
ＤＬ及びＸＤＲには、ＸアドレスバッファＸＢからｉビ
ットの内部アドレス信号Ｘ０〜Ｘｉ−１が共通に供給さ
れるとともに、タイミング発生回路ＴＧから内部制御信
号ＸＧＬ及びＸＧＲがそれぞれ供給される。また、Ｘア
ドレスバッファＸＢには、アドレス入力端子Ａ０〜Ａｉ
を介してＸアドレス信号ＡＸ０〜ＡＸｉが時分割的に供
給されるとともに、タイミング発生回路ＴＧから内部制
御信号ＸＬが供給される。

【００１２】ＸアドレスバッファＸＢは、ダイナミック
型ＲＡＭが選択状態とされるとき、アドレス入力端子Ａ
０〜Ａｉを介して供給されるＸアドレス信号ＡＸ０〜Ａ
Ｘｉを内部制御信号ＸＬに従って取り込み、保持すると
ともに、これらのＸアドレス信号をもとに内部アドレス
信号Ｘ０〜Ｘｉを形成する。このうち、特に制限されな
いが、最上位ビットの内部アドレス信号Ｘｉはタイミン
グ発生回路ＴＧに供給され、その他の内部アドレス信号
Ｘ０〜Ｘｉ−１は、上記のように、Ｘアドレスデコーダ
ＸＤＬ及びＸＤＲに共通に供給される。Ｘアドレスデコ
ーダＸＤＬ及びＸＤＲは、内部制御信号ＸＧＬ又はＸＧ
Ｒのハイレベルを受けてそれぞれ選択的にオン状態とさ
れ、ＸアドレスバッファＸＢから供給される内部アドレ
ス信号Ｘ０〜Ｘｉ−１をデコードして、メモリアレイＡ
ＲＹＬ又はＡＲＹＲの対応するワード線Ｗ０〜Ｗｍを択
一的にハイレベルの選択状態とする。

【００１３】メモリアレイＡＲＹＬを構成する相補ビッ
ト線Ｂ０＊〜Ｂｎ＊は、その右方において、ビット線プ
リチャージ回路ＰＬの対応する単位回路を経た後、セン
スアンプＳＡの対応する単位回路に結合される。また、
メモリアレイＡＲＹＲを構成する相補ビット線Ｂ０＊〜
Ｂｎ＊は、その左方において、ビット線プリチャージ回
路ＰＲの対応する単位回路を経た後、センスアンプＳＡ
の対応する単位回路に結合される。ビット線プリチャー
ジ回路ＰＬ及びＰＲには、タイミング発生回路ＴＧから
内部制御信号つまり第１のプリチャージ制御信号ＰＣＬ
及びＰＣＲがそれぞれ供給される。また、センスアンプ
ＳＡには、タイミング発生回路ＴＧから内部制御信号つ
まりシェアド制御信号ＳＨＬ及びＳＨＲと、内部制御信
号つまり第２のプリチャージ制御信号ＰＣＳならびに内
部制御信号つまりコモンソース信号ＣＳＰ及びＣＳＮが
供給されるとともに、ＹアドレスデコーダＹＤから所定
ビットのビット線選択信号ＹＳ０〜ＹＳｐが供給され
る。さらに、ＹアドレスデコーダＹＤには、Ｙアドレス
バッファＹＢからｉ＋１ビットの内部アドレス信号Ｙ０
〜Ｙｉが供給されるとともに、タイミング発生回路ＴＧ
から内部制御信号ＹＧが供給され、Ｙアドレスバッファ
ＹＢには、アドレス入力端子Ａ０〜Ａｉを介してＹアド
レス信号ＡＹ０〜ＡＹｉが時分割的に供給されるととも
に、タイミング発生回路ＴＧから内部制御信号ＹＬが供
給される。

【００１４】ＹアドレスバッファＹＢは、ダイナミック
型ＲＡＭが選択状態とされるとき、アドレス入力端子Ａ
０〜Ａｉを介して供給されるＹアドレス信号ＡＹ０〜Ａ
Ｙｉを内部制御信号ＹＬに従って取り込み、保持すると
ともに、これらのＹアドレス信号をもとに内部アドレス
信号Ｙ０〜Ｙｉを形成し、ＹアドレスデコーダＹＤに供
給する。また、ＹアドレスデコーダＹＤは、内部制御信
号ＹＧのハイレベルを受けて選択的にオン状態とされ、
ＹアドレスバッファＹＢから供給される内部アドレス信
号Ｙ０〜Ｙｉをデコードして、上記ビット線選択信号Ｙ
Ｓ０〜ＹＳｐの対応する１ビットを択一的にハイレベル
とする。

【００１５】ビット線プリチャージ回路ＰＬ及びＰＲ
は、図２に例示されるように、メモリアレイＡＲＹＬ又
はＡＲＹＲの相補ビット線Ｂ０＊〜Ｂｎ＊に対応して設
けられるｎ＋１個の単位回路をそれぞれ含み、これらの
単位回路のそれぞれは、対応する相補ビット線Ｂ０＊〜
Ｂｎ＊の非反転及び反転信号線間に直並列形態に設けら
れるＮチャンネル型の３個のプリチャージＭＯＳＦＥＴ
Ｎ１〜Ｎ３あるいはＮＦ〜ＮＨ（第１のプリチャージＭ
ＯＳＦＥＴ）を含む。このうち、プリチャージＭＯＳＦ
ＥＴＮ２及びＮ３ならびにＮＦ及びＮＧの共通結合され
たソースには、前記内部電圧ＨＶＣが共通に供給され
る。また、プリチャージＭＯＳＦＥＴＮ１〜Ｎ３の共通
結合されたゲートには、タイミング発生回路ＴＧから内
部制御信号ＰＣＬが供給され、プリチャージＭＯＳＦＥ
ＴＮＦ〜ＮＨの共通結合されたゲートには、プリチャー
ジ制御信号ＰＣＲが供給される。

【００１６】内部制御信号ＰＣＬ及びＰＣＲは、図３及
び図４に示されるように、ダイナミック型ＲＡＭが非選
択状態とされるとき、ともに有効レベルつまり回路の電
源電圧のようなハイレベルとされる。また、ダイナミッ
ク型ＲＡＭが読み出しモード又は書き込みモードで選択
状態とされる当初には、ロウアドレスストローブ信号Ｒ
ＡＳＢがロウレベルとされてからセンスアンプＳＡの各
単位増幅回路による読み出し信号の増幅動作が終了する
までの所定期間ｔｐｃ１だけ一時的にかつ内部アドレス
信号Ｘｉに従って択一的に無効レベルつまり回路の接地
電位のようなロウレベルとされ、ダイナミック型ＲＡＭ
が書き込みモードで選択状態とされるときには、さらに
カラムアドレスストローブ信号ＣＡＳＢ及びライトイネ
ーブル信号ＷＥＢがともにロウレベルとされたのを受け
て他の所定期間ｔｐｃ２だけ一時的にかつ択一的に再度
ロウレベルとされる。

【００１７】ビット線プリチャージ回路ＰＬ及びＰＲの
各単位回路を構成するプリチャージＭＯＳＦＥＴＮ１〜
Ｎ３ならびにＮＦ〜ＮＨは、内部制御信号ＰＣＬ又はＰ
ＣＲがハイレベルとされることでそれぞれ選択的にオン
状態となり、メモリアレイＡＲＹＬ又はＡＲＹＲの対応
する相補ビット線Ｂ０＊〜Ｂｎ＊の非反転及び反転信号
線を短絡・プリチャージして、内部電圧ＨＶＣつまり回
路の電源電圧及び接地電位間の中間レベルとする。周知
のように、相補ビット線Ｂ０＊〜Ｂｎ＊の非反転及び反
転信号線には比較的大きな寄生容量が結合されるため、
全相補ビット線のプリチャージが終了するには比較的長
い時間ｔｂｐが必要となる。

【００１８】センスアンプＳＡは、メモリアレイＡＲＹ
Ｌ及びＡＲＹＲの相補ビット線Ｂ０＊〜Ｂｎ＊に対応し
て設けられるｎ＋１個の単位回路を含み、これらの単位
回路のそれぞれは、図２に例示されるように、Ｐチャン
ネルＭＯＳＦＥＴＰ１及びＮチャンネルＭＯＳＦＥＴＮ
９ならびにＰチャンネルＭＯＳＦＥＴＰ２及びＮチャン
ネルＭＯＳＦＥＴＮＡからなる一対の実質的なＣＭＯＳ
インバータが交差結合されてなる単位増幅回路と、これ
らの単位増幅回路の非反転入出力ノードＢＳ０Ｔ〜ＢＳ
ｎＴならびに反転入出力ノードＢＳ０Ｂ〜ＢＳｎＢ間に
それぞれ直並列形態に設けられるＮチャンネル型の３個
のプリチャージＭＯＳＦＥＴＮ６〜Ｎ８（第２のプリチ
ャージＭＯＳＦＥＴ）とを含む。

【００１９】各単位増幅回路を構成するＰチャンネルＭ
ＯＳＦＥＴＰ１及びＰ２の共通結合されたソースは、コ
モンソース線ＣＳＰに共通結合され、ＮチャンネルＭＯ
ＳＦＥＴＮ９及びＮＡの共通結合されたソースは、コモ
ンソース線ＣＳＮに共通結合される。また、プリチャー
ジＭＯＳＦＥＴＮ７及びＮ８の共通結合されたソースに
は、上記内部電圧ＨＶＣが供給され、プリチャージＭＯ
ＳＦＥＴＮ６〜Ｎ８の共通結合されたゲートには、タイ
ミング発生回路ＴＧから内部制御信号ＰＣＳ（第２のプ
リチャージ制御信号）が供給される。なお、コモンソー
ス線ＣＳＰ及びＣＳＮには、ダイナミック型ＲＡＭが選
択状態とされるとき、ワード線Ｗ０〜Ｗｍの選択動作が
終了する所定のタイミングで回路の電源電圧及び接地電
位がそれぞれ選択的に供給される。また、内部制御信号
ＰＣＳは、ダイナミック型ＲＡＭが非選択状態とされる
とき有効レベルつまりハイレベルとされ、ダイナミック
型ＲＡＭが選択状態とされるときには、ロウアドレスス
トローブ信号ＲＡＳＢのロウレベルを受けて無効レベル
つまりロウレベルとされる。

【００２０】センスアンプＳＡの各単位回路つまり各単
位増幅回路の相補入出力ノードＢＳ０＊〜ＢＳｎ＊は、
さらに、Ｎチャンネル型の一対のスイッチＭＯＳＦＥＴ
ＮＢ及びＮＣを介して順次４組おきに相補共通データ線
ＣＤ０＊〜ＣＤ３＊に結合される。また、その左方にお
いてＮチャンネル型のシェアドＭＯＳＦＥＴＮ４及びＮ
５を介してメモリアレイＡＲＹＬの対応する相補ビット
線Ｂ０＊〜Ｂｎ＊に結合され、その右方においてＮチャ
ンネル型のシェアドＭＯＳＦＥＴＮＤ及びＮＥを介して
メモリアレイＡＲＹＲの対応する相補ビット線Ｂ０＊〜
Ｂｎ＊に結合される。このうち、スイッチＭＯＳＦＥＴ
ＮＢ及びＮＣのゲートは、順次４組ずつ共通結合され、
ＹアドレスデコーダＹＤから対応するビット線選択信号
ＹＳ０〜ＹＳｐがそれぞれ共通に供給される。また、シ
ェアドＭＯＳＦＥＴＮ４及びＮ５のゲートには、タイミ
ング発生回路ＴＧからシェアド制御信号ＳＨＬが共通に
供給され、シェアドＭＯＳＦＥＴＮＤ及びＮＥのゲート
には、タイミング発生回路ＴＧからシェアド制御信号Ｓ
ＨＲが共通に供給される。

【００２１】ビット線選択信号ＹＳ０〜ＹＳｐは、ダイ
ナミック型ＲＡＭが読み出しモードで選択状態とされる
とき、図３に示されるように、センスアンプＳＡの各単
位増幅回路による読み出し信号の増幅動作が終了した後
の所定のタイミングで一時的にかつ内部アドレス信号Ｙ
０〜Ｙｉに従って択一的にハイレベルとされ、ダイナミ
ック型ＲＡＭが書き込みモードで選択状態とされるとき
には、図４に示されるように、カラムアドレスストロー
ブ信号ＣＡＳＢ及びライトイネーブル信号ＷＥＢがとも
にハイレベルとされたのを受けて一時的にかつ択一的に
ハイレベルとされる。また、シェアド制御信号ＳＨＬ及
びＳＨＲは、ダイナミック型ＲＡＭが読み出しモード又
は書き込みモードで選択状態とされるとき、ロウアドレ
スストローブ信号ＲＡＳＢがロウレベルとされてからセ
ンスアンプＳＡの各単位増幅回路による読み出し信号の
増幅動作が終了するまでの間一時的にかつ内部アドレス
信号Ｘｉに従って択一的にハイレベルとされ、ダイナミ
ック型ＲＡＭが書き込みモードで選択状態とされるとき
には、さらにカラムアドレスストローブ信号ＣＡＳＢ及
びライトイネーブル信号ＷＥＢがともにロウレベルとさ
れたのを受けて再度一時的にかつ択一的にハイレベルと
される。

【００２２】センスアンプＳＡの各単位回路を構成する
プリチャージＭＯＳＦＥＴＮ６〜Ｎ８は、プリチャージ
制御信号ＰＣＳのハイレベルを受けて選択的にオン状態
となり、各単位増幅回路の相補入出力ノードＢＳ０＊〜
ＢＳｎ＊をそれぞれ短絡・プリチャージして、内部電圧
ＨＶＣのような中間レベルとする。周知のように、セン
スアンプＳＡの各単位回路の相補入出力ノードＢＳ０＊
〜ＢＳｎ＊には、メモリアレイＡＲＹＬ及びＡＲＹＲの
相補ビット線Ｂ０＊〜Ｂｎ＊に比較して小さな寄生容量
が結合される。このため、全単位増幅回路の相補入出力
ノードのプリチャージ動作は、比較的短い時間ｔｃｐ内
に終了する。

【００２３】センスアンプＳＡの各単位回路を構成する
シェアドＭＯＳＦＥＴＮ４及びＮ５ならびにＮＤ及びＮ
Ｅは、シェアド制御信号ＳＨＬ又はＳＨＲのハイレベル
を受けてそれぞれ選択的にオン状態となり、メモリアレ
イＡＲＹＬ又はＡＲＹＲの相補ビット線Ｂ０＊〜Ｂｎ＊
とセンスアンプＳＡの対応する単位回路の相補入出力ノ
ードＢＳ０＊〜ＢＳｎ＊との間を選択的に接続状態とす
る。また、各単位増幅回路は、コモンソース線ＣＳＰ及
びＣＳＮを介して回路の電源電圧及び接地電位が供給さ
れることで選択的にかつ一斉に動作状態となり、メモリ
アレイＡＲＹＬ又はＡＲＹＲの選択ワード線に結合され
るｎ＋１個のメモリセルから相補ビット線Ｂ０＊〜Ｂｎ
＊を介して出力される微小読み出し信号をそれぞれ増幅
して、ハイレベル又はロウレベルの２値読み出し信号と
する。さらに、スイッチＭＯＳＦＥＴＮＢ及びＮＣは、
対応するビット線選択信号ＹＳ０〜ＹＳｐが択一的にハ
イレベルとされることで４組ずつ選択的にオン状態とな
り、センスアンプＳＡの指定された４個の単位回路の相
補入出力ノードＢＳ０＊〜ＢＳｎ＊と相補共通データ線
ＣＤ０＊〜ＣＤ３＊との間を選択的に接続状態とする。

【００２４】図１の説明に戻ろう。センスアンプＳＡの
指定された４個の単位回路の相補入出力ノードが選択的
に接続される相補共通データ線ＣＤ０＊〜ＣＤ３＊は、
その他方においてデータ入出力回路ＩＯに結合される。
データ入出力回路ＩＯには、タイミング発生回路ＴＧか
ら内部制御信号ＷＣ及びＯＣが供給され、その他方は４
個のデータ入出力端子Ｄ０〜Ｄ３に結合される。

【００２５】上記データ入出力回路ＩＯは、データ入出
力端子Ｄ０〜Ｄ３に対応して設けられる４個の単位回路
を含み、これらの単位回路のそれぞれは、データ入力バ
ッファ及びデータ出力バッファならびにライトアンプ及
びリードアンプを含む。このうち、各データ入力バッフ
ァの入力端子は、対応するデータ入出力端子Ｄ０〜Ｄ３
に結合され、その出力端子は、対応するライトアンプの
入力端子に結合される。また、各ライトアンプには、内
部制御信号ＷＣが共通に供給され、その出力端子は、対
応する相補共通データ線ＣＤ０＊〜ＣＤ３＊に結合され
る。一方、各リードアンプの入力端子は、対応する相補
共通データ線ＣＤ０＊〜ＣＤ３＊に結合され、その出力
端子は、対応するデータ出力バッファの入力端子に結合
される。また、各データ出力バッファには、内部制御信
号ＯＣが共通に供給され、その出力端子は、対応するデ
ータ入出力端子Ｄ０〜Ｄ３に結合される。

【００２６】データ入出力回路ＩＯの各データ入力バッ
ファは、ダイナミック型ＲＡＭが書き込みモードで選択
状態とされるとき、データ入出力端子Ｄ０〜Ｄ３を介し
て供給される４ビットの書き込みデータを取り込み、保
持するともに、対応するライトアンプにそれぞれ伝達す
る。このとき、各ライトアンプは、内部制御信号ＷＣの
ハイレベルを受けて選択的にかつ一斉に動作状態とな
り、対応するデータ入力バッファから供給される書き込
みデータを所定の書き込み信号に変換した後、相補共通
データ線ＣＤ０＊〜ＣＤ３＊を介してセンスアンプＳＡ
の選択された４個の単位回路の相補入出力ノードＢＳ０
＊〜ＢＳｎ＊に書き込む。

【００２７】上記データ入出力回路ＩＯの各リードアン
プは、ダイナミック型ＲＡＭが読み出しモードで選択状
態とされるとき、メモリアレイＡＲＹＬ又はＡＲＹＲの
選択された４個のメモリセルから相補共通データ線ＣＤ
０＊〜ＣＤ３＊を介して出力される２値読み出し信号を
さらに増幅して、対応するデータ出力バッファに伝達す
る。このとき、各データ出力バッファは、内部制御信号
ＯＣのハイレベルを受けて選択的に動作状態となり、対
応するリードアンプから出力される読み出しデータをデ
ータ入出力端子Ｄ０〜Ｄ３を介して外部に送出する。

【００２８】タイミング発生回路ＴＧは、外部から起動
制御信号として供給されるロウアドレスストローブ信号
ＲＡＳＢ，カラムアドレスストローブ信号ＣＡＳＢ，ラ
イトイネーブル信号ＷＥＢならびに出力イネーブル信号
ＯＥＢと、ＸアドレスバッファＸＢから供給される最上
位ビットの内部アドレス信号Ｘｉとをもとに上記内部制
御信号，プリチャージ制御信号，シェアド制御信号なら
びにコモンソース信号等を選択的に形成し、ダイナミッ
ク型ＲＡＭの各部に供給する。

【００２９】ダイナミック型ＲＡＭが読み出しモードで
選択状態とされるとき、アドレス入力端子Ａ０〜Ａｉに
は、図３に示されるように、まずロウアドレスストロー
ブ信号ＲＡＳＢのロウレベル変化に先立って、Ｘアドレ
ス信号ＡＸ０〜ＡＸｉがメモリアレイＡＲＹＬのロウア
ドレスＸＬａあるいはメモリアレイＡＲＹＲのロウアド
レスＸＲｂを指定する組み合わせで順次供給され、カラ
ムアドレスストローブ信号ＣＡＳＢのロウレベル変化に
先立って、Ｙアドレス信号ＡＹ０〜ＡＹｉがカラムアド
レスＹＬａつまりビット線選択信号ＹＳａあるいはカラ
ムアドレスＹＲｂつまりビット線選択信号ＹＳｂを指定
する組み合わせで順次供給される。この間、ライトイネ
ーブル信号ＷＥＢはハイレベルのままとされ、データ入
出力端子Ｄ０〜Ｄ３には書き込みデータが供給されな
い。

【００３０】ダイナミック型ＲＡＭのタイミング発生回
路ＴＧは、まずロウアドレスストローブ信号ＲＡＳＢの
ロウレベル変化を受けてプリチャージ制御信号ＰＣＳを
無効レベルつまりロウレベルとするとともに、最上位ビ
ットの内部アドレス信号Ｘｉに従ってプリチャージ制御
信号ＰＣＬ又はＰＣＲを択一的にロウレベルとし、シェ
アド制御信号ＳＨＬ又はＳＨＲを択一的にハイレベルと
する。プリチャージ制御信号ＰＣＬ又はＰＣＲは、ロウ
アドレスＸＬａに対応するワード線Ｗａあるいはロウア
ドレスＸＲｂに対応するワード線Ｗｂが選択状態とさ
れ、少なくともこれらの選択ワード線に結合されるｎ＋
１個のメモリセルの微小読み出し信号がセンスアンプＳ
Ａの対応する単位回路によって２値読み出し信号に増幅
されるまでの時間を包含する所定期間ｔｐｃ１だけロウ
レベルとされ、これに合わせてシェアド制御信号ＳＨＬ
又はＳＨＲがハイレベルとされる。

【００３１】ビット線プリチャージ回路ＰＬ及びＰＲで
は、プリチャージ制御信号ＰＣＬ又はＰＣＲのロウレベ
ル変化を受けてプリチャージＭＯＳＦＥＴＮ１〜Ｎ３あ
るいはＮＦ〜ＮＨがオフ状態となり、メモリアレイＡＲ
ＹＬ又はＡＲＹＲの相補ビット線Ｂ０＊〜Ｂｎ＊に対す
るプリチャージ動作が停止する。また、センスアンプＳ
Ａの各単位回路では、まずプリチャージ制御信号ＰＣＳ
のロウレベルを受けてプリチャージＭＯＳＦＥＴＮ６〜
Ｎ８がオフ状態となり、各単位回路の相補入出力ノード
ＢＳ０＊〜ＢＳｎ＊に対するプリチャージ動作が停止す
る。さらに、シェアド制御信号ＳＨＬ又はＳＨＲのハイ
レベルを受けてシェアドＭＯＳＦＥＴＮ４及びＮ５ある
いはＮＤ及びＮＥがオン状態となり、メモリアレイＡＲ
ＹＬ又はＡＲＹＲの相補ビット線Ｂ０＊〜Ｂｎ＊とセン
スアンプＳＡの相補入出力ノードＢＳ０＊〜ＢＳｎ＊と
の間が選択的に接続状態とされる。

【００３２】活性状態とされたメモリアレイＡＲＹＬ又
はＡＲＹＲの選択ワード線Ｗａ又はＷｂに結合されるｎ
＋１個のメモリセルの微小読み出し信号が対応する相補
ビット線Ｂ０＊〜Ｂｎ＊に出そろう所定のタイミング
で、コモンソース線ＣＳＰ及びＣＳＮに回路の電源電圧
又は接地電位が供給されると、センスアンプＳＡの各単
位増幅回路が一斉に動作状態となり、メモリアレイＡＲ
ＹＬ又はＡＲＹＲの相補ビット線Ｂ０＊〜Ｂｎ＊ならび
にセンスアンプＳＡの各単位回路の相補入出力ノードＢ
Ｓ０＊〜ＢＳｎ＊における微小読み出し信号のレベル差
が急速に拡大され、ハイレベル又はロウレベルの２値読
み出し信号となる。これらの２値読み出し信号は、ビッ
ト線選択信号ＹＳ０〜ＹＳｐの択一的なハイレベルを受
けて４ビットずつ相補共通データ線ＣＤ０＊〜ＣＤ３＊
に伝達され、前記データ入出力回路ＩＯのリードアンプ
及びデータ出力バッファからデータ入出力端子Ｄ０〜Ｄ
３を介してダイナミック型ＲＡＭの外部に出力される。

【００３３】センスアンプＳＡの各単位増幅回路による
読み出し信号の増幅動作が終了した後の所定のタイミン
グでシェアド制御信号ＳＨＬ又はＳＨＲがロウレベルに
戻され、プリチャージ制御信号ＰＣＬ又はＰＣＲがハイ
レベルに戻されると、メモリアレイＡＲＹＬ又はＡＲＹ
Ｒの相補ビット線Ｂ０＊〜Ｂｎ＊がセンスアンプＳＡの
対応する単位回路から切り離されるとともに、ビット線
プリチャージ回路ＰＬ又はＰＲのプリチャージＭＯＳＦ
ＥＴＮ１〜Ｎ３あるいはＮＦ〜ＮＨが一斉にオン状態と
なり、相補ビット線Ｂ０＊〜Ｂｎ＊のプリチャージ動作
が再開される。これにより、相補ビット線Ｂ０＊〜Ｂｎ
＊の非反転及び反転信号線は、比較的長い時間ｔｂｐを
かけてゆっくりと内部電圧ＨＶＣのような中間レベルに
プリチャージされるが、この間、プリチャージ制御信号
ＰＣＳはロウレベルのままとされ、コモンソース線ＣＳ
Ｐ及びＣＳＬには回路の電源電圧又は接地電位が供給さ
れたままとされる。このため、センスアンプＳＡの各単
位回路の相補入出力ノードＢＳ０＊〜ＢＳｎ＊には増幅
された２値読み出し信号が消えることなく残され、ビッ
ト線選択信号ＹＳａ又はＹＳｂのハイレベルを受けて４
ビットずつ選択的に相補共通データ線ＣＤ０＊〜ＣＤ３
＊に伝達される。

【００３４】読み出し信号の出力動作が終了し、ロウア
ドレスストローブ信号ＲＡＳＢ及びカラムアドレススト
ローブ信号ＣＡＳＢがハイレベルに戻されると、コモン
ソース線ＣＳＰ及びＣＳＮが内部電圧ＨＶＣのような中
間レベルとされ、プリチャージ制御信号ＰＣＳがハイレ
ベルに戻される。ダイナミック型ＲＡＭでは、まずコモ
ンソース線ＣＳＰ及びＣＳＮの中間レベルを受けてセン
スアンプＳＡの各単位増幅回路による増幅動作が停止さ
れ、プリチャージ制御信号ＰＣＳのハイレベルを受けて
センスアンプＳＡのプリチャージＭＯＳＦＥＴＮ６〜Ｎ
８による相補入出力ノードＢＳ０＊〜ＢＳｎ＊のプリチ
ャージ動作が開始される。これにより、各単位増幅回路
の相補入出力ノードＢＳ０＊〜ＢＳｎ＊が、比較的短い
時間ｔｃｐ後に内部電圧ＨＶＣのような中間レベルにプ
リチャージされ、ダイナミック型ＲＡＭは次のアクセス
を受け付けることが可能となる。

【００３５】この発明に先立って本願発明者が開発した
ダイナミック型ＲＡＭおいて、メモリアレイＡＲＹＬ及
びＡＲＹＲの相補ビット線Ｂ０＊〜Ｂｎ＊ならびにセン
スアンプＳＡの各単位増幅回路の相補入出力ノードＢＳ
０＊〜ＢＳｎ＊に対するプリチャージ動作は、共通のプ
リチャージＭＯＳＦＥＴを介して行われる。また、これ
らのプリチャージＭＯＳＦＥＴのゲートに供給されるプ
リチャージ制御信号ＰＣは、図５に示されるように、ロ
ウアドレスストローブ信号ＲＡＳＢがロウレベルとされ
ダイナミック型ＲＡＭが選択状態とされる間、常にロウ
レベルとされ、ロウアドレスストローブ信号ＲＡＳＢが
ハイレベルに戻されダイナミック型ＲＡＭが非選択状態
とされることによってハイレベルに戻される。したがっ
て、ダイナミック型ＲＡＭが非選択状態とされてからそ
のプリチャージ動作が終了するまでの時間は、比較的大
きな寄生容量が結合される相補ビット線Ｂ０＊〜Ｂｎ＊
のプリチャージ所要時間ｔｂｐにより決定され、相応し
てダイナミック型ＲＡＭの特に読み出しモードにおける
サイクルタイムｔｃｒが長くなる。

【００３６】この実施例のダイナミック型ＲＡＭでは、
前記のように、比較的大きな寄生容量が結合されたメモ
リアレイＡＲＹＬ及びＡＲＹＲの相補ビット線Ｂ０＊〜
Ｂｎ＊に対するプリチャージ動作が、センスアンプＳＡ
の各単位増幅回路による読み出し信号の増幅動作が終了
した後の所定のタイミングで開始され、ロウアドレスス
トローブ信号ＲＡＳＢがハイレベルとされ読み出し動作
が終了する時点では、すでに相補ビット線Ｂ０＊〜Ｂｎ
＊のプリチャージ動作は完全に終了している。このた
め、ダイナミック型ＲＡＭは、比較的小さな寄生容量が
結合されたセンスアンプＳＡの各単位回路の相補入出力
ノードに対するプリチャージ動作が終了した時点で次の
アクセスを受け付けることが可能となり、その読み出し
モードにおけるサイクルタイムｔｃｒは、相補ビット線
Ｂ０＊〜Ｂｎ＊のプリチャージ所要時間ｔｂｐと相補入
出力ノードＢＳ０＊〜ＢＳｎ＊のプリチャージ所要時間
ｔｃｐの差分だけ短縮される。この時間は、例えば３０
ｎｓ（ナノ秒）程度に達する場合もあり、大幅なサイク
ルタイムの短縮が可能となる。

【００３７】前述のように、この実施例のダイナミック
型ＲＡＭは、一対のバンクを有するマルチバンクメモリ
として所定のコンピュータシステムに含まれ、その主記
録装置を構成するが、上記のように各バンクに対応した
メモリアレイＡＲＹＬ及びＡＲＹＲの相補ビット線Ｂ０
＊〜Ｂｎ＊のプリチャージ動作が、センスアンプＳＡの
各単位増幅回路による読み出し信号の増幅動作が終了し
た後の所定のタイミングで開始され、読み出しデータの
出力動作中に終了する。このため、例えば一方のバンク
に関する読み出しデータの出力動作が行われている間に
他方のバンクのワード線選択動作を開始することも可能
となり、これによってマルチバンクメモリひいては主記
録装置の実質的なサイクルタイムを高速化し、コンピュ
ータシステムのマシンサイクルを高速化することができ
るものとなる。

【００３８】ダイナミック型ＲＡＭが書き込みモードで
選択状態とされるとき、実質的なデータの書き込み動作
は、カラムアドレスストローブ信号ＣＡＳＢ及びライト
イネーブル信号ＷＥＢがともにロウレベルとされること
により指示されるが、この指示は、図４に例示されるよ
うに、ロウアドレスストローブ信号ＲＡＳＢがロウレベ
ルとされてから比較的長い時間をおいて行われる場合が
ある。しかし、この実施例では、上記のように、指定さ
れた例えばワード線Ｗｃが所定期間だけ選択レベルとさ
れ、例えばプリチャージ制御信号ＰＣＬは、センスアン
プＳＡの各単位増幅回路による読み出し信号の増幅動作
が終了した後の所定のタイミングでハイレベルに戻され
る。このため、カラムアドレスストローブ信号ＣＡＳＢ
及びライトイネーブル信号ＷＥＢがともにロウレベルと
され実質的な書き込み動作の指示が行われる時点では、
ワード線Ｗｃはすでに非選択レベルとされ、データの実
質的な書き込み動作ができない状態にある。

【００３９】これに対処するため、この実施例のダイナ
ミック型ＲＡＭでは、カラムアドレスストローブ信号Ｃ
ＡＳＢ及びライトイネーブル信号ＷＥＢがともにロウレ
ベルとされた時点で、プリチャージ制御信号ＰＣＬ及び
シェアド制御信号ＳＨＬが再度所定期間ｔｐｃ２だけ一
時的にロウレベル又はハイレベルとされるとともに、指
定されたワード線Ｗｃが再度選択レベルとされる。これ
により、例えばメモリアレイＡＲＹＬの選択ワード線Ｗ
ｃに結合された４個のメモリセルには、データ入出力回
路ＩＯのライトアンプから相補共通データ線ＣＤ０＊〜
ＣＤ３＊を介して実質的なデータの書き込み動作が正常
に行われるものとなる。

【００４０】図６には、図１のダイナミック型ＲＡＭか
らなるマルチバンクメモリＭＢＭ０〜ＭＢＭ２を主記録
装置として含むコンピュータシステムの一実施例のシス
テム構成図が示されている。同図により、この実施例の
ダイナミック型ＲＡＭを応用したコンピュータシステム
の概要とその特徴について説明する。

【００４１】図６において、この実施例のコンピュータ
システムは、ストアドプログラム方式のマイクロプロセ
ッサＭＰＵと、マイクロプロセッサＭＰＵの浮動小数点
計算処理を専門に補佐する浮動少数点計算専用プロセッ
サＦＰＵとをその中心装置とする。マイクロプロセッサ
ＭＰＵには、システムバスＳＢＵＳを介してメモリコン
トローラＭＥＭＣ，ＣＲＴコントローラＣＲＴＣ，ＩＯ
コントローラＩＯＣならびにＬＡＮコントローラＬＡＮ
Ｃが結合され、ＬＡＮコントローラＬＡＮＣには、所定
のローカルエリアネットワークＬＡＮが結合される。メ
モリコントローラＭＥＭＣには、図１のダイナミック型
ＲＡＭ（ＤＲＡＭ）からなる３個のマルチバンクメモリ
ＭＢＭ０〜ＭＢＭ２が結合される。これらのメモリコン
トローラＭＥＭＣならびにマルチバンクメモリＭＢＭ０
〜ＭＢＭ２は、コンピュータシステムの主記録装置を構
成する。ＣＲＴコントローラＣＲＴＣには、他の所定の
半導体記憶装置からなる画像メモリＶＲＡＭとＣＲＴデ
ィスプレイ装置ＣＲＴが結合され、ＩＯコントローラＩ
ＯＣには、ハードディスク装置ＨＤＤ，フロッピディス
ク装置ＦＤＤならびに磁気テープ装置ＭＴＥが結合され
る。

【００４２】この実施例において、マルチバンクメモリ
ＭＢＭ０〜ＭＢＭ２を構成するダイナミック型ＲＡＭ
は、前述のように、センスアンプＳＡを挟んで対称配置
される一対のメモリアレイＡＲＹＬ及びＡＲＹＲと、各
メモリアレイに対応して設けられる一対のビット線プリ
チャージ回路ＰＬ及びＰＲとを備える。また、これらの
ビット線プリチャージ回路を構成するプリチャージＭＯ
ＳＦＥＴは、センスアンプＳＡの各単位増幅回路による
読み出し信号の増幅動作が終了した後の所定のタイミン
グで、メモリアレイＡＲＹＬ又はＡＲＹＲの相補ビット
線Ｂ０＊〜Ｂｎ＊のプリチャージ動作を開始し、読み出
しデータの出力動作中にこれを終了する。このため、マ
ルチバンクメモリＭＢＭ０〜ＭＢＭ２では、その連続読
み出し動作時におけるプリチャージ所要時間が短縮され
るとともに、例えば一方のバンクに関する読み出しデー
タの出力動作が行われる間に他方のバンクのワード線選
択動作を開始することが可能とされ、これによってその
サイクルタイムが高速化される。この結果、主記録装置
の実質的なサイクルタイムを高速化され、コンピュータ
システムのマシンサイクルが高速化されるものである。

【００４３】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１）シェアドセンス方式を採るダイナミック型ＲＡＭ
等において、メモリアレイの各相補ビット線の非反転及
び反転信号線をプリチャージする第１のプリチャージＭ
ＯＳＦＥＴと、センスアンプの各単位増幅回路の非反転
及び反転入出力ノードをプリチャージする第２のプリチ
ャージＭＯＳＦＥＴとを別途に設けるとともに、センス
アンプの各単位増幅回路による読み出し信号の増幅動作
が終了した後の所定のタイミングで、選択メモリアレイ
の各相補ビット線とセンスアンプの各単位増幅回路との
間にあるシェアドＭＯＳＦＥＴをオフ状態とし、第１の
プリチャージＭＯＳＦＥＴをオン状態とすることで、セ
ンスアンプの各単位増幅回路による読み出し信号の増幅
動作が終了した時点で、比較的大きな寄生容量が結合さ
れる相補ビット線のプリチャージ動作を開始し、その実
質的な所要時間を短縮することができるという効果が得
られる。

【００４４】（２）上記（１）項において、ダイナミッ
ク型ＲＡＭ等が書き込みモードとされるときには、カラ
ムアドレスストローブ信号及びライトイネーブル信号が
ともにロウレベルとされた時点で指定ワード線を再度選
択レベルにするとともに、選択メモリアレイの各相補ビ
ット線とセンスアンプの各単位増幅回路との間にあるシ
ェアドＭＯＳＦＥＴを再度オン状態とし、第１のプリチ
ャージＭＯＳＦＥＴを再度オフ状態とすることで、選択
メモリアレイの指定されたメモリセルに対する実質的な
書き込み動作を問題なく実現できるという効果が得られ
る。 （３）上記（１）項及び（２）項により、順次異なるワ
ード線が指定される場合でも、シェアドセンス方式を採
るダイナミック型ＲＡＭ等のプリチャージ所要時間を短
縮し、その特に異なるワード線を指定しつつ行われる連
続読み出しモード時のサイクルタイムを高速化できると
いう効果が得られる。 （４）上記（１）項ないし（３）項のダイナミック型Ｒ
ＡＭ等を、コンピュータシステムの主記録装置等を構成
するマルチバンクメモリとして用いることで、主記録装
置のサイクルタイムを高速化し、コンピュータシステム
のマシンサイクルを高速化することができるという効果
が得られる。

【００４５】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、ダイナミック型ＲＡＭのメモリアレ
イＡＲＹＬ及びＡＲＹＲは、その直接周辺回路を含めて
複数のメモリマットに分割することができる。また、ダ
イナミック型ＲＡＭのビット構成は、例えば×１ビット
又は×１６ビット等、任意に設定できるし、そのアドレ
ス構成も任意である。ダイナミック型ＲＡＭは、特にシ
ェアドセンス方式を採ることを必須条件とはしないし、
そのブロック構成や電源電圧の極性ならびに起動制御信
号の組み合わせ等も、種々の実施形態を採りうる。

【００４６】図２において、メモリアレイＡＲＹＬ及び
ＡＲＹＲは、任意数の冗長素子を含むことができる。ま
た、ビット線プリチャージ回路ＰＬ及びＰＲは、例えば
メモリアレイＡＲＹＬ又はＡＲＹＲに含めることができ
るし、センスアンプＳＡの一部としてもよい。図３及び
図４において、各信号の具体的なレベル及び時間関係
は、この発明の主旨に制約を与えるものではない。図６
において、マルチバンクメモリは、任意数のバンクを備
えることができるし、主記録装置は、任意数のマルチバ
ンクメモリを備えることができる。さらに、バス形態を
含むコンピュータシステムのシステム構成は、この実施
例による制約を受けない。

【００４７】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるダイ
ナミック型ＲＡＭ及びコンピュータシステムに適用した
場合について説明したが、それに限定されるものではな
く、例えば、ダイナミック型ＲＡＭを基本構成要素とす
るシンクロナスＤＲＡＭ（ダイナミック型ＲＡＭ）や各
種のメモリ集積回路ならびにこのようなメモリ集積回路
を含む各種デジタルシステムにも適用できる。この発明
は、少なくともプリチャージ動作を必要とする相補ビッ
ト線及びセンスアンプを具備する半導体記憶装置ならび
にこのような半導体記憶装置を含む装置又はシステムに
広く適用できる。

【００４８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、シェアドセンス方式を採る
ダイナミック型ＲＡＭ等において、メモリアレイの各相
補ビット線の非反転及び反転信号線をプリチャージする
第１のプリチャージＭＯＳＦＥＴと、センスアンプの各
単位増幅回路の非反転及び反転入出力ノードをプリチャ
ージする第２のプリチャージＭＯＳＦＥＴとを別途に設
けるとともに、センスアンプの各単位増幅回路による読
み出し信号の増幅動作が終了した後の所定のタイミング
で、選択メモリアレイの各相補ビット線とセンスアンプ
の各単位増幅回路との間にあるシェアドＭＯＳＦＥＴを
オフ状態とし、第１のプリチャージＭＯＳＦＥＴをオン
状態とすることで、センスアンプの各単位増幅回路によ
る読み出し信号の増幅動作が終了した時点で、比較的大
きな寄生容量が結合される相補ビット線のプリチャージ
動作を開始し、その実質的な所要時間を短縮することが
できる。この結果、順次異なるワード線が指定される場
合でも、ダイナミック型ＲＡＭ等のプリチャージ所要時
間を短縮し、その特に異なるワード線を指定しつつ行わ
れる連続読み出しモード時のサイクルタイムを高速化す
ることができる。

【図面の簡単な説明】

【図１】この発明が適用されたダイナミック型ＲＡＭの
一実施例を示すブロック図である。

【図２】図１のダイナミック型ＲＡＭに含まれるメモリ
アレイ及びその周辺部の一実施例を示す部分的な回路図
である。

【図３】図１のダイナミック型ＲＡＭの読み出しモード
の一実施例を示す信号波形図である。

【図４】図１のダイナミック型ＲＡＭの書き込みモード
の一実施例を示す信号波形図である。

【図５】この発明に先立って本願発明者が開発したダイ
ナミック型ＲＡＭの読み出しモードの一例を示す信号波
形図である。

【図６】図１のダイナミック型ＲＡＭからなるマルチバ
ンクメモリを主記録装置として含むコンピュータの一実
施例を示すシステム構成図である。

【符号の説明】

ＡＲＹＬ，ＡＲＹＲ……メモリアレイ、ＸＤＬ，ＸＤＲ
……Ｘアドレスデコーダ、ＸＢ……Ｘアドレスバッフ
ァ、ＰＬ，ＰＲ……ビット線プリチャージ回路、ＳＡ…
…センスアンプ、ＹＤ……Ｙアドレスデコーダ、ＹＢ…
…Ｙアドレスバッファ、ＩＯ……データ入出力回路、Ｔ
Ｇ……タイミング発生回路。Ｐ１〜Ｐ２……Ｐチャンネ
ルＭＯＳＦＥＴ、Ｎ１〜ＮＨ……ＮチャンネルＭＯＳＦ
ＥＴ、Ｗ０〜Ｗｍ……ワード線、Ｂ０＊〜Ｂｎ＊……相
補ビット線、ＢＳ０＊〜ＢＳｎ＊……センスアンプ相補
入出力ノード、ＹＳ０〜ＹＳｐ……ビット線選択信号、
ＣＤ０＊〜ＣＤ３＊……相補共通データ線。ＲＡＳＢ…
…ロウアドレスストローブ信号、ＣＡＳＢ……カラムア
ドレスストローブ信号、ＷＥＢ……ライトイネーブル信
号、Ａ０〜Ａｉ……アドレス信号、ＰＣＬ，ＰＣＲ，Ｐ
ＣＳ……プリチャージ制御信号、ＳＨＬ，ＳＨＲ……シ
ェアド制御信号、ＣＳＰ，ＣＳＮ……コモンソース線。
ＭＰＵ……マイクロプロセッサ、ＦＰＵ……浮動少数点
計算専用プロセッサ、ＳＢＵＳ……システムバス、ＭＥ
ＭＣ……メモリコントローラ、ＭＢＭ０〜ＭＢＭ２……
マルチバンクメモリ、ＤＲＡＭ……ダイナミック型ＲＡ
Ｍ、ＣＲＴＣ……ＣＲＴコントローラ、ＶＲＡＭ……画
像メモリ、ＣＲＴ……ＣＲＴディスプレイ、ＩＯＣ……
ＩＯコントローラ、ＨＤＤ……ハードディスク装置、Ｆ
ＤＤ……フロッピディスク装置、ＭＴＥ……磁気テープ
装置、ＬＡＮＣ……ＬＡＮコントローラ、ＬＡＮ……ロ
ーカルエリアネットワーク。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 直交して配置されるワード線及び相補
   ビット線ならびにこれらのワード線及び相補ビット線の
   交点に格子状に配置されるメモリセルを含むメモリアレ
   イと、上記メモリアレイの各相補ビット線に対応して設
   けられる単位増幅回路を含むセンスアンプと、上記メモ
   リアレイの各相補ビット線と上記センスアンプの対応す
   る単位増幅回路との間にそれぞれ設けられるスイッチＭ
   ＯＳＦＥＴと、上記メモリアレイの各相補ビット線の非
   反転及び反転信号線間にそれぞれ設けられ第１のプリチ
   ャージ制御信号の有効レベルを受けて選択的にオン状態
   とされる第１のプリチャージＭＯＳＦＥＴと、上記セン
   スアンプの各単位増幅回路の実質的な非反転及び反転入
   出力ノード間にそれぞれ設けられ第２のプリチャージ制
   御信号の有効レベルを受けて選択的にオン状態とされる
   第２のプリチャージＭＯＳＦＥＴとを具備することを特
   徴とする半導体記憶装置。
2. 【請求項２】 上記第１のプリチャージ制御信号は、上
   記半導体記憶装置が非選択状態とされる間、有効レベル
   とされ、上記半導体記憶装置が選択状態とされ上記メモ
   リアレイの指定されたワード線が選択レベルとされる直
   前に無効レベルとされた後、所定時間が経過した時点で
   有効レベルに戻されるものであって、上記第２のプリチ
   ャージ制御信号は、上記半導体記憶装置が非選択状態と
   される間、有効レベルとされ、上記半導体記憶装置が選
   択状態とされる間、無効レベルとされるものであること
   を特徴とする請求項１の半導体記憶装置。
3. 【請求項３】 上記半導体記憶装置は、シェアドセンス
   方式を採るダイナミック型ＲＡＭであり、上記センスア
   ンプの両側には、第１及び第２の上記メモリアレイが設
   けられるものであって、上記スイッチＭＯＳＦＥＴは、
   上記センスアンプの各単位増幅回路と上記第１及び第２
   のメモリアレイの対応する相補ビット線との間にそれぞ
   れ設けられ、上記第１のプリチャージＭＯＳＦＥＴは、
   上記第１及び第２のメモリアレイの各相補ビット線に対
   応してそれぞれ設けられるものであることを特徴とする
   請求項１又は請求項２の半導体記憶装置。
4. 【請求項４】 上記メモリアレイの指定されたワード線
   は、ロウアドレスストローブ信号が有効レベルとされた
   のを受けて所定期間だけ上記選択レベルとされるもので
   あり、上記半導体記憶装置が書き込みモードとされると
   きには、さらにカラムアドレスストローブ信号及びライ
   トイネーブル信号がともに有効レベルとされたのを受け
   て他の所定期間だけ上記選択レベルとされるものである
   ことを特徴とする請求項１，請求項２又は請求項３の半
   導体記憶装置。